如何讓數(shù)字硬件設計簡單化

VHDL和Verilog是用于描述可綜合數(shù)字硬件的兩種主流語言。但我們不應忘記，它們最初可不是為了這個目的創(chuàng)建的，而是為了模擬和歸檔。這個事實加之許多其它語法弱點，引發(fā)了許多問題，比如設計參數(shù)化能力弱;設計可重用性差;代碼冗長、方法繁復;以及使可綜合和不可綜合特征之間的邊界模糊不清。為了應對這些限制和問題，一些新的替代解決方案已經(jīng)出現(xiàn)，如Bluespec、Chisel、CλaSH、Migen、MyHDL和SpinalHDL等。

以不同方式描述硬件

與VHDL和Verilog一樣，SpinalHDL可用于通過定義寄存器和門來描述硬件，SpinalHDL不使用眾所周知的事件驅動范式來描述硬件(如VHDL和Verilog)，而是使用專為此目的設計的語法。這允許在其聲明中區(qū)分組合信號與寄存器，并通過定義規(guī)則來描述硬件行為。這意味著信號和寄存器可以在相同的條件語句中分配，而這對于“事件驅動”替代方案是不可能的(見圖1)。

圖1：簡單的硬件描述。

語言的所有語法都可用于硬件描述，語法可分為兩類。一類是：通過使用專用類型顯式(explicitly)定義可綜合硬件;另一類是：可用于闡述硬件結構，例如實例循環(huán)、功能和類。除此之外，SpinalHDL編譯器將執(zhí)行許多檢查，以確保用戶設計是合法的，例如：是否缺少組合循環(huán);所有組合分配的完整性、以避免不必要的閂鎖指推(inferring unwanted latche);跨時鐘域連接的合法性等——這使得SpinalHDL用起來很安全。

但SpinalHDL與VHDL和Verilog的主要不同是其嵌入到通用語言(Scala)中這一事實。由于這種方法，我們得到一個“Meta HDL”，其中高層級部分(類、動態(tài)陣列、字典...)可用于通過算法手段生成可綜合的硬件描述。這提供了非常高的表現(xiàn)力來描述靈活和可重復使用的硬件。實際上，正是它使SpinalHDL有能力以面向對象和功能性編程的方式來操縱所描述設計的每一個元素;它與一個有能力的標準庫結合起來，從而在元硬件描述和闡述能力方面獲得了出乎意料的能力，遠超VHDL、Verilog和SystemVerilog所能(見圖2)。

圖2：使用抽象實現(xiàn)寄存器庫(register bank)。

SpinalHDL編譯器能夠將用戶編寫的硬件描述轉換為人類可讀和可綜合的VHDL/Verilog網(wǎng)表(正如大多數(shù)原理圖輸入工具貫穿所用)，這使得它已經(jīng)與行業(yè)中使用的大多數(shù)EDA工具兼容。

此外，目標語言/EDA工具不須本地支持Spinal-HDL提供的所有高級功能(例如類型和數(shù)據(jù)結構參數(shù)化)，在被解壓縮/展開到生成的VHDL/Verilog網(wǎng)表前，在SpinalHDL編譯器內部得以支持、解決(見圖3)。

圖3：仲裁管道的實現(xiàn)。

未來展望

作為這些概念的現(xiàn)實演示者，我們使用SpinalHDL實現(xiàn)了一款名為“Pinsec”的小型SoC，它集成了RISC-V CPU、SDRAM控制器、嵌入式RAM、GPIO、定時器、UART、VGA和JTAG調試接口，由AXI4和APB3互連全部連接在一起(見圖4)。

圖4：Pinsec SoC框圖。

該演示表明，可非常容易地實現(xiàn)設計的頂層，特別是在涉及總線互連的參數(shù)化和實例化時。 與傳統(tǒng)方法不同，SpinalHDL只需幾行代碼就能搞定，從而大大提高了可讀性和生產(chǎn)率。例如，將新外設連接到APB互連只需要一行參數(shù)化代碼(見圖5)。

圖5：Pinsec的總線橋和所有APB3總線構造的頂層實例化。

另一個有趣的演示是RISC-V CPU(名為VexRiscv)的第二次迭代，演示了使用SpinalHDL的先進元硬件描述功能帶來的增益。首先，CPU頂層是一個空白骨架，它只提供一些闡述服務、作為信號通過各階段(stage)的自動流水線、以及各階段的仲裁接口。

與一個允許在CPU頂層注入硬件的插件注冊系統(tǒng)相結合，該方法支持——可以具有相同功能的多個變體、而無需將其集成到CPU代碼中的——非常靈活的CPU架構。插件可從最簡單的事情(例如程序計數(shù)器或整數(shù)ALU)到最復雜的操作(例如通過L1緩存的加載和存儲支持)。

插件之間的合作也可能非常復雜。例如，所有插件都可以發(fā)布新的指令操作碼，以及如何由指令解碼器進行解碼。

然后，指令解碼器將使用與SpinalHDL元硬件功能相結合的Quine-Mc Cluskey算法來生成最小指令解碼邏輯。

結論

使用SpinalHDL是改變數(shù)字硬件設計愿景并實現(xiàn)真正工程化的一種體驗。憑借其所有功能，它允許芯片設計人員描述優(yōu)雅和可重復使用的硬件，而沒有通常使用的HDL(如VHDL、Verilog甚至System-Verilog)的繁瑣和限制。它也證明了使用軟件工程技術在生成的RTL中沒有任何開銷就可詳細描述硬件結構的可行性和收益。該語言及其參考編譯器也是完全免費和開源的。

最后，請注意：上述示例中使用的所有功用和類，如Stream、RGB、隊列、Apb3Decoder、AxiLite4和AxiLite4SlaveFactory都不是Spinal-HDL語言中提供的功能，而是由標準庫使用其常規(guī)語法提供。換句話說，可以通過實現(xiàn)新的庫、抽象層和可從根本上改善硬件描述表現(xiàn)力的工具來擴展語言本身;也可在不忽視抽象硬件的條件下、通過引入新的概念來擴展語言(因為這些庫仍然在RTL域內實現(xiàn))。