簡析芯片反向設(shè)計流程

什么是芯片反向設(shè)計?反向設(shè)計其實就是芯片反向設(shè)計?，它是通過對芯片內(nèi)部電路的提取與分析、整理，實現(xiàn)對芯片技術(shù)原理、設(shè)計思路、工藝制造、結(jié)構(gòu)機(jī)制等方面的深入洞悉，可用來驗證設(shè)計框架或者分析信息流在技術(shù)上的問題，也可以助力新的芯片設(shè)計或者產(chǎn)品設(shè)計方案。

芯片反向工程的意義：現(xiàn)代IC產(chǎn)業(yè)的市場競爭十分激烈，所有產(chǎn)品都是日新月異，使得各IC設(shè)計公司必須不斷研發(fā)新產(chǎn)品，維持自身企業(yè)的競爭力。IC設(shè)計公司常常要根據(jù)市場需求進(jìn)入一個全然陌生的應(yīng)用和技術(shù)領(lǐng)域，這是一件高風(fēng)險的投資行為。并且及時了解同類競爭對手芯片的成本和技術(shù)優(yōu)勢成為必然的工作。如果讓工程師在最短的時間以最有效率的方式設(shè)計電路才是最難解決的問題，逆向工程看來是其中一個解決方案。逆向工程能將整顆IC從封裝，制成到線路布局，使用將內(nèi)部結(jié)構(gòu)，尺寸，材料，制成與步驟一一還原，并能通過電路提取將電路布局還原成電路設(shè)計。

目前，國外集成電路設(shè)計已經(jīng)非常成熟，國外最新工藝已經(jīng)達(dá)到10nm，而國內(nèi)才正處于發(fā)展期，最新工藝達(dá)到了28nm。有關(guān)于集成電路的發(fā)展就不說了，網(wǎng)絡(luò)上有的是資料。對于IC設(shè)計師而言，理清楚IC設(shè)計的整個流程對于IC設(shè)計是非常有幫助的。然而，網(wǎng)絡(luò)上似乎并沒有有關(guān)于IC設(shè)計整個流程的稍微詳細(xì)一點的介紹，僅僅只是概略性的說分為設(shè)計、制造、測試、封裝等四大主要板塊，有的資料介紹又顯得比較分散，只是單獨講某個細(xì)節(jié)，有的只是講某個工具軟件的使用卻又并不知道該軟件用于哪個流程之中，而且每個流程可能使用到的工具軟件也不是太清楚(此觀點僅為個人經(jīng)歷所得出的結(jié)論，并不一定真是這樣)。

芯片正向設(shè)計與反向設(shè)計。目前國際上的幾個大的設(shè)計公司都是以正向設(shè)計為主，反向設(shè)計只是用于檢查別家公司是否抄襲。當(dāng)然，芯片反向工程原本的目的也是為了防止芯片被抄襲的，但后來演變?yōu)樾」緸榱烁旄〕杀镜脑O(shè)計出芯片而采取的一種方案。目前國內(nèi)逐漸往正向設(shè)計轉(zhuǎn)變的公司也越來越多，正逐漸擺脫對反向設(shè)計的依賴。當(dāng)然，正處于發(fā)展初期的公司也不少，自然反向設(shè)計也是不少的。本文章從芯片反向設(shè)計開始進(jìn)行總結(jié)。

“工欲善其事，必先利其器”。隨著集成電路的不斷發(fā)展，不管是芯片正向設(shè)計還是反向設(shè)計，它們對于工具的依賴性越來越強(qiáng)，因此，在要開始講設(shè)計流程之前，先來看一看，我們到底會用到哪些主要的工具和輔助性的軟件。

一、主要工具軟件。

說到設(shè)計工具，就不能不提到三大EDA廠商——cadence,synopsys,mentor。這三家公司的軟件涵蓋了芯片設(shè)計流程的幾乎所有所能用到的工具。首先是cadence公司，這家公司最重要的IC設(shè)計工具主要有candence IC系列，包含了IC 5141(目前最新版本是IC617)，NC_VERILOG(verilog仿真),SPECTRE(模擬仿真),ENCOUNTER(自動布局布線)等等synopsys公司，最出名的是它的綜合工具design complier，時序分析工具prime time,模擬仿真工具h(yuǎn)spice等;mentor公司最出名的工具是calibre(版圖DRC LVS檢查),modelsim(verilog仿真)。

這些都是IC設(shè)計最常用的工具，無論是正向設(shè)計還是反向設(shè)計。當(dāng)然，隨著軟件版本的更新迭代，軟件的名字可能有所變更，并不是上述的那些名稱。另外，這些工具主要集中在以linux為內(nèi)核的操作系統(tǒng)上，主要代表有Red Hat。所以有關(guān)unixlinux類操作系統(tǒng)的知識還是有必要學(xué)的，該類系統(tǒng)與windows系統(tǒng)有很大的不同，要想學(xué)會使用這些軟件，首先要學(xué)習(xí)這些操作系統(tǒng)的相關(guān)知識，具體資料網(wǎng)上有很多。部分工具有windows版本，例如hspice，Modelsim。

二、 輔助類工具軟件。

當(dāng)然，除了這三大EDA廠商的IC設(shè)計工具外，Altera 、Xilinx、Keil Software這三家公司的軟件quartus ii、ISE、KEIL開發(fā)環(huán)境等，都是對于IC設(shè)計流程中比不可少的工具。它們分別是用于FPGA、單片機(jī)ARM芯片的開發(fā)。這類軟件在芯片的CP測試和芯片應(yīng)用方案開發(fā)上會有用到。

版圖提取工具，NetEditorLite、ChipAnalyzer，這兩個工具主要是針對芯片反向設(shè)計而言的。

算法設(shè)計工具，MATLAB，此工具應(yīng)用范圍很廣，但對于芯片設(shè)計來說，它較為適用于算法原型開發(fā),例如，通信算法。

PCB版圖工具，Altium Designer,Orcad，Allegro。其中，目前Orcad,Allegro是屬于cadence電路系統(tǒng)設(shè)計套件內(nèi)的主要軟件，而Altium Designer是最常用的軟件，它的前身是Protel。

Labview與數(shù)字源表，這一對軟硬件主要用于芯片電氣參數(shù)的半自動化測試，特別是模擬芯片。其目的是芯片設(shè)計公司用于分析芯片樣品參數(shù)用。

對于這些工具的該如何使用，我會在下面的文章中進(jìn)行說明。ps:沒有具體說明軟件使用環(huán)境的，一般是在windows環(huán)境下使用。

先從反向設(shè)計說起。下面是芯片反向設(shè)計的流程圖。

橙盒科技半導(dǎo)體研究中心芯片反向設(shè)計流程圖

一、反向設(shè)計總體規(guī)劃。

在進(jìn)行一塊新品芯片的開發(fā)前期必須要有一個設(shè)計總體規(guī)劃，其中最主要的問題就是，這顆芯片是否能帶來收益，畢竟公司要靠產(chǎn)品吃飯。如何評估芯片能否帶來收益?這需要多年的經(jīng)驗才能進(jìn)行準(zhǔn)確的評估。一般是看市場上哪幾款芯片銷量好，并且未來幾年的銷量看漲，并且評估本公司是否有能力設(shè)計并且有渠道銷售出去。要考慮的芯片成本有以下幾項：

1，芯片拍片成本;

2，芯片從立項到交貨的時間成本，時間過程導(dǎo)致芯片即使設(shè)計出來了，市場已經(jīng)不需要了;

3，流片成本;

4，工具軟件的授權(quán)使用成本;

5，測試成本，包括CP測試和成品測試以及搭建測試平臺所需要的其它成本;

6，封裝成本。

將這些成本進(jìn)行適當(dāng)預(yù)估之后，再來看收益。對于收益這塊，這是和市場的需求和銷量走向有關(guān)，需要涉及到許多其他方面的考慮。在收益問題解決了之后，明確此項目可以獲得收益，那么就可以正式開工，前面說的一堆東西其實就是項目可行性分析的一部分。但其實有些公司并不會考慮那么多，因為這些可行性分析本身非常困難。反向哪一家的芯片?選擇大公司的芯片進(jìn)行反向一般來說成功率會更高。選定芯片后就進(jìn)行拍片了，芯片進(jìn)行解剖拍片一般周期在1周到1個月之間，這視芯片的大小而定。

二、工藝選擇。

這個要依據(jù)拍片回來的芯片版圖來決定，通過對芯片版圖的識別，判斷待反向的芯片版圖使用的工藝是什么，再根據(jù)公司自己擁有的工藝文件(這些工藝文件都由國內(nèi)或者國外的芯片制造廠提供，前提是公司得與它們合作才能得到工藝文件)，兩者進(jìn)行比對，選擇一個適合的工藝進(jìn)行后續(xù)的仿真、版圖繪制和流片。工藝選擇的問題，需要對公司所擁有的工藝非常熟悉，并且對版圖也要熟悉的工程師來解決，他要能夠通過版圖明確的識別所用的工藝。當(dāng)然，工藝有時候會在設(shè)計過程中反復(fù)的更換，因為會有許多參數(shù)、流片成功率等各種復(fù)雜因素的考量。這一步其實也就叫工藝可行性分析，其實也應(yīng)該歸于項目可行性分析的一部分，但是由于必須要拍片才能進(jìn)行，所以只能單獨說明。

芯片工藝分析詳圖

三、版圖提取。

在上一步工藝可行性分析完之后，確認(rèn)有工藝可以和該版圖匹配，那么就可以進(jìn)行版圖提取工作。這部分的工作其實主要是識別版圖中的管子并用符號表示出來。所用到工具有

A、NetEditorLite或者ChipAnalyzer,這是版圖提取工具，在不同的公司進(jìn)行芯片拍片，會用到不同的版圖提取工具。該類軟件的作用就是一個圖片查看器，拍攝的版圖就是數(shù)據(jù)就是照片。

B、cadence IC5141 里的virtuoso schematic軟件，這是電路圖繪制軟件。

整個工作的流程是用NetEditorLite或者ChipAnalyzer打開拍片的芯片版圖數(shù)據(jù)，人工肉眼識別里面的管子(二極管、三極管、MOS管之類)，再使用virtuoso schematic將管子用符號表示出來，并把管子之間的連接關(guān)系連接上。

版圖提取所要注意的問題：

1，初次進(jìn)行版圖提圖，可能會不認(rèn)識管子，需要有經(jīng)驗的人來幫助識別，熟悉之后就容易了;

2，不同工藝的版圖管子的形狀是不一樣的，所以碰到不認(rèn)識的管子，要么靠別人幫忙，要么就只能自己去推理;

3，要有良好的管子命名習(xí)慣，這個每個公司都應(yīng)該有規(guī)定的，這對于后續(xù)的工作會有很大幫助;

4，盡量按照版圖的布局來放置管子的布局(在virtuoso schematic上的電路圖布局)，這樣可以加快以后對比電路圖和版圖時找管子的速度;

5，在整理提取出的電路時一定要新建一個電路圖來放置整理的電路，不要在剛提取的電路圖上整理，方便整理時和版圖數(shù)據(jù)對比。

芯片解剖

四、電路整理。

在版圖提取完畢之后，下一個步驟就是電路整理。提取完的電路圖是混亂的，沒有層次關(guān)系。那么如何將其整理成具有層次關(guān)系，讓人一看就懂呢?

1、這就涉及到有關(guān)芯片的一些常識了。芯片分為數(shù)字芯片和模擬芯片，但是數(shù)字芯片必定會包含模擬電路，而模擬芯片卻可以不包含數(shù)字電路。它們有如下一般特征：

A、數(shù)字芯片，必有時鐘振蕩電路、復(fù)位電路這些模擬電路。必有寄存器，而且整個數(shù)字部分最耗面積的部分往往都是寄存器。寄存器的使用量是很大的，因此，在版圖上呈現(xiàn)的就是有大數(shù)量的圖像一模一樣的電路，這種電路往往都是寄存器。

B、模擬芯片，有帶隙基準(zhǔn)電路。

2、說完了芯片版圖常識，另外一個重要的有助于理解所提取的電路的工具就是待反向的芯片的數(shù)據(jù)手冊!這是最重要的，我們所有有關(guān)于芯片的信息都是從數(shù)據(jù)手冊上得來的。所以一定要善用DATASHEET!在芯片數(shù)據(jù)手冊上，一般會對芯片的功能進(jìn)行說明，對芯片如何運行進(jìn)行說明，這些說明將有助于我們對于電路的整理。

比如說，芯片手冊上說道用了I2C，那么電路中肯定有一大塊電路是屬于I2C的。一般來說，版圖的布局都是將同屬于一種功能的管子會集中放置在一起。I2C電路的特征，從I2C協(xié)議的原理上可以知道，它就兩根信號線，一根時鐘，另一根數(shù)據(jù)線。數(shù)據(jù)在芯片內(nèi)部一般是并行傳輸比較方便，所以，I2C電路一定會有串并轉(zhuǎn)換電路，而串并轉(zhuǎn)換電路一般是寄存器，而且一般是8位。根據(jù)這個推斷結(jié)果，就在提取的電路中去尋找8個在一起的寄存器，它們其中一組就是I2C電路的一部分，再根據(jù)芯片版圖的I2C PAD位去尋找，看連接到了那一組寄存器上，那么整個I2C的電路就被識別出來了。因此，

a、靠著芯片手冊對芯片功能的說明，

b、加上芯片的一些常識性知識，

c、加個人的這種對電路原理的推理，就可以相對較快的將電路分層次的整理出來。逐步的理解整個芯片的原理。當(dāng)然，由于芯片電路的龐大的關(guān)系，有時候電路并不是需要完全理清楚，對于不那么重要的電路可以不理會。只要保證連接關(guān)系沒連接錯就行。這階段，只會用到cadence ic5141的virtuoso schematic軟件。

芯片電路整理

五、 電路仿真及修改。

電路整理好了，下一步就是進(jìn)行電路的仿真及修改了，根據(jù)工藝選擇步驟選擇的工藝來進(jìn)行。先說明一下這階段所使用的工具：

1、cadence spectre,一般集成在cadence ic5141里面，是模擬電路仿真工具(ps：最原始的版本是集成在IC5141內(nèi)部，但功能不全，所以需要單獨安裝新版本，軟件名為MMSIM61，隨著版本的升級，它的名字也在修改)，當(dāng)然，數(shù)字電路也可以進(jìn)行仿真，數(shù)字電路的本質(zhì)還是模擬電路;

2、synopsys公司的 Hspice,與spectre一樣的仿真工具，另有些差別。

3、Mentor公司的 Modelsim,主要在windows上使用，用于verilog網(wǎng)表的仿真。

模擬電路仿真工作流程：在cadence中搭建好仿真環(huán)境，設(shè)置好仿真參數(shù)，選用spectre或者h(yuǎn)spice，然后就可以進(jìn)行仿真的。另外，也可以將電路導(dǎo)出成CDL網(wǎng)表，拷貝到Windows上，用Windows版本的Hspice進(jìn)行仿真，這樣做的優(yōu)點是Windows易于操作。另外說明一下spectre和hspice的一項區(qū)別。spectre仿真的時候會保存所有電路節(jié)點的數(shù)據(jù)，這樣做優(yōu)點是方便查看各個節(jié)點的數(shù)據(jù)，缺點是仿真消耗的時間太長，保存的數(shù)據(jù)文件太大，這一點在遇到大型電路的時候會很耗時(不知道最新版本改進(jìn)這一點沒有，鄙人沒有用過最新版的spectre)。hspice仿真之前可以自己選定所要查看的節(jié)點，這樣做就可以減少仿真時間和減小數(shù)據(jù)文件的大小。

數(shù)字電路仿真工作流程：在virtuoso schematic中將整理好的電路路中數(shù)字電路部分導(dǎo)出成網(wǎng)表文件，再拷貝到windows系統(tǒng)上進(jìn)行仿真。windows系統(tǒng)上數(shù)字電路網(wǎng)表的仿真采用Modelsim。(這么做的原因是linux系統(tǒng)不太方便)使用Modelsim仿真，最重要的是寫好testbench(貌似這句是廢話)。

關(guān)于電路的修改，這部分其實不好總結(jié)，因為每一款芯片都有不同的參數(shù)，所要修改的地方都不太一樣，我所知道的是，必定要考慮修改的地方往往都是有關(guān)模擬電路的，例如，時鐘振蕩、復(fù)位電路、開漏輸出管、帶隙等，修改的目的是為了與當(dāng)前所選用的工藝適配，以滿足芯片datasheet的參數(shù)要求。另外，數(shù)字部分的電路其實一般來說是不需要修改的，但有時為了節(jié)省版圖面積，會縮小寄存器管子的尺寸，畢竟縮小一個，就等于縮小了幾十個。這一階段其實是一個不斷的迭代過程，它要和版圖繪制結(jié)合起來，這樣才能夠保證芯片功能和性能的完整。

電路仿真

六、版圖繪制。

這部分在電路整理完之后就可以開始進(jìn)行了，并配合電路仿真與修改，逐步晚上版圖的繪制。該階段所使用的主要工具有 1、cadence ic5141的版圖繪制軟件;2、cadence Dracula Diva或者Calibre，這兩個用于版圖DRC(設(shè)計規(guī)則檢查)、LVS(版圖一致性檢查);一般而言，calibre會更加常用一些，畢竟這可是Mentor公司的招牌軟件之一。在版圖繪制好并進(jìn)行各種檢查無誤之后，就可以tapeout，準(zhǔn)備流片了。

七、測試規(guī)范。

IC設(shè)計師在芯片tapeout之后就要準(zhǔn)備制定CP測試規(guī)范了，這是接下來CP測試流程的總綱，非常重要。測試規(guī)范的測試項主要來源于芯片datasheet，將重要的參數(shù)設(shè)置為測試項，并規(guī)定參數(shù)的合理分布范圍以及每一個測試項的測試方法(流程)。這些測試參數(shù)以及測試方法將決定CP測試開發(fā)時所用到的測試環(huán)境ATE(auto test environment)。

八、CP測試開發(fā)。

根據(jù)測試規(guī)范，可以選定所需要的測試工具以進(jìn)行整個測試環(huán)境的搭建工作。我所知道到用于芯片測試的測試儀有JUNO DTS-1000，ASL1000，V777，STS8200等。每一種測試儀適用于不同種類的芯片測試，測試儀主要分為數(shù)字測試，模擬測試，數(shù)?；旌蠝y試這三大類。CP測試開發(fā)所需要做的工作有：1，測試儀的選擇(ps：這個階段還要考慮一個重要的因素就是一次測試多少顆裸芯，也就是CP測試常說的多少個site，這關(guān)系到后續(xù)測試程序的編寫，以及DUT板的制作，非常重要);2，根據(jù)測試儀開發(fā)測試程序;3，制作測試裸芯片用DUT板，扎PAD位的針由測試廠制作并焊接在DUT上(ps:DUT板有時候也叫針卡);4，自制測試儀(可選)，當(dāng)測試儀并不能完成某些特殊測試項的要求時，還得自己制作測試儀。例如，紅外接收芯片測試所需要用到的掃頻儀，若采用非自制掃頻儀，測試時間將非常長，必須自己制作。5，測試數(shù)據(jù)的分析。對測試數(shù)據(jù)的分析有助于對測試方法的改進(jìn)和對芯片設(shè)計的改進(jìn)。CP測試在整個芯片反向設(shè)計中占據(jù)著重要位置，所花費的人力、物力是非常多的，還需要頻繁和測試廠交流，所以CP測試顯得非常復(fù)雜。在CP測試開發(fā)完之后，會進(jìn)行COB測試，之后才進(jìn)行CP測試的調(diào)試階段，以及正式批量測試階段。

九、COB測試。

所謂COB測試，其實就是Chip On Board(將裸芯打線在PCB板上或者將封裝好的芯片焊接在PCB上，并將引腳引出)，它是在CP測試進(jìn)行之前進(jìn)行的一項測試(也在成品測試之后進(jìn)行)，用于初步判斷芯片的功能和性能，如果這批次隨機(jī)采樣的幾顆芯片功能和性能都很爛就暫時不必進(jìn)行CP測試了。另外，COB測試相比于CP測試具有更多的靈活性，可以測試更多的測試項，獲取有關(guān)芯片更為全面的信息。當(dāng)然，COB測試也是需要開發(fā)一套相應(yīng)的測試環(huán)境的。開發(fā)的工作根據(jù)芯片的不同，工作量會有很大的不同，例如，如果有I2C通信引腳的芯片，需要用到USB轉(zhuǎn)I2C芯片，例如FT232。通過在電腦上編程，通過控制USB轉(zhuǎn)I2C芯片來控制待測芯片。這樣的話，搭建整個測試環(huán)境就會比較復(fù)雜。如果是模擬芯片，例如電源管理類芯片，需要使用LabView編程來控制數(shù)字源表進(jìn)行自動化參數(shù)測量。總之，COB測試也是芯片設(shè)計中一個比較重要的流程,這部分的工作內(nèi)容，比較難以敘述，簡單的，就用數(shù)字源表測試幾項參數(shù)就行了，復(fù)雜的都會基于軟件控制的形式進(jìn)行半自動的測試。具體說來，1、開發(fā)在PC端開發(fā)測試的程序，例如LabView;2、設(shè)計測試芯片的電路板，并留下與PC通信的接口，通常采用單片機(jī)做主控芯片;3、搭建測試所需要的環(huán)境，比如說遮光要求。過程敘述得很簡單，但實際開發(fā)并不容易，難度視待測芯片而異。

十、成測開發(fā)。

在CP測試完了之后，裸芯就可以送到成測廠進(jìn)行劃片和封裝了，在這期間，IC設(shè)計師所要做的工作就是依據(jù)制定成品測試的規(guī)范并進(jìn)行成品測試的開發(fā)。這部分的工作其實和CP測試的工作是類似的，只不過，相對于CP測試而言，成品測試的測試項會少很多。許多CP測試用到的測試項，比如，燒調(diào)之類的，成品測試就不會進(jìn)行了，其余步驟均與CP測試一致。

十一、可靠性測試。

當(dāng)芯片封裝好，并通過了成品測試之后，并不意味著芯片的測試就結(jié)束了，還有芯片可靠性測試。在成測結(jié)束，并把樣品返回設(shè)計師手中之后，設(shè)計師還需進(jìn)行COB測試，并在這時預(yù)留幾顆芯片不參與接下來的可靠性測試，這幾顆芯片將在可靠性測試之后作為對比之用。

芯片可靠性測試，是衡量芯片的質(zhì)量和壽命的一項測試。它具體包括環(huán)境測試、EMC測試、其它測試等三大項。細(xì)分項有高溫低溫測試、高溫高濕測試，抗靜電測試等等，全部的測試項可參考IC可靠性測試項目。每一款芯片都有與其對應(yīng)的可靠性測試項，并不是所有測試項目都要測。我們只要關(guān)注與該芯片適配的測試項就行。具體如何決定測試項，這需要與芯片的用途有關(guān)，每一種用途，它的測試要求都是不一樣的?？煽啃詼y試實驗比較簡單，但是，芯片的可靠性卻是由此來衡量的?？煽啃詼y試需要的測試工具都比較昂貴，當(dāng)然工具的重復(fù)使用性也是比較好的。每一個測試項都對應(yīng)這一套測試設(shè)備。

十二、成品開發(fā)。

設(shè)計出的芯片必須配置相應(yīng)的使用方案，才能將芯片推廣出去，客戶才能夠更好的使用芯片。不同用途的芯片，它的使用方案不一樣，差別也是非常巨大的。像單片機(jī)、ARM、FPGA類芯片，配置的可不是簡單的使用方案，而是一整套使用它的系統(tǒng)。電源管理芯片，需要配置一個電源管理芯片的一套應(yīng)用方案，并且需要具有一定的競爭力，這才能夠?qū)⑿酒u出去。所以成品開發(fā)是芯片能否賣出去的關(guān)鍵。我所接觸到的成品開發(fā)，基本是以單片機(jī)為主控芯片的開發(fā)方案。具體開發(fā)過程將在后續(xù)有更為詳細(xì)的說明。