PLL設計注意事項----之電源設計

PLL(Phase Locked Loop)： 為鎖相回路或鎖相環(huán),用來統(tǒng)一整合時脈訊號,使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。鎖相環(huán)通常由鑒相器(PD)、環(huán)路濾波器(LF)和壓控振蕩器(VCO)三部分組成鎖相環(huán)是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振(VCXO)的相位來實現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信號的相位同步。

PLL 主要應用在雷達通信、通信基站以及其他行業(yè)領域中。因此鎖相環(huán)的信號質(zhì)量尤為關(guān)鍵。這里也要說下PLL 的優(yōu)缺點，PLL 的主要優(yōu)點是信號噪聲低，由于鑒相頻率低，鎖定頻率變化小，因此具有良好的窄帶跟蹤濾波特性和抑制干擾能力,大量節(jié)省了濾波器。PLL 缺點主要為由于鑒相頻率低，要擴大輸出頻率范圍就必須增大鑒相頻率和N值，這樣頻率間隔就增大，即頻率步進大，分辨率低。因此要設計出一款高性能，低噪聲的PLL，主要有幾個關(guān)鍵因素決定：PLL 供電，VCO的精度還有參考時鐘，這幾個關(guān)鍵點。

這里我們主要談的是PLL 的電源設計。在電源設計中，由于PLL和VCO 的功耗比較高，典型的ADI 的ADF4350，其電流約為500mA，因此如何選好電源芯片是關(guān)鍵.面對以上問題有2種解決辦法，首先PLL 供電一般都是5V，VCO 的供電是不固定的，有的是12V有的是8V 有的是5V，因此這個我們在做電源設計的時候也需要做好濾波處理。

假設我們選擇的電源是高電壓，例如15V，那么我們首先要進行DCDC轉(zhuǎn)換到5V，在這里選擇DCDC 的時候要注意，選擇開關(guān)頻率要高，因為開關(guān)頻率高了，在電源濾波過程中才好處理，在DCDC輸出后一般都是進行π型濾波器進行電源濾波，這里關(guān)鍵的點要注意的就是。

假設PLL 是5V，那么我們DCDC輸出的電壓就必須要高于5V一點，一般在6-7V為宜，為什么呢?因為我們還要進行LDO 穩(wěn)壓，這里大家可能不明白為什么這樣做，這樣做的好處就是更好的隔離DCDC的噪聲，當然沒我們選擇DCDC 和LDO 的時候，就需要選擇低噪聲的芯片，當我們得到5V電壓后，我們可以用示波器測試其電源紋波，一般要在2-3mV，因為示波器的精度是在5mv以下都不夠準確了，因為內(nèi)部噪聲就很嚴重。

即使我們的電源做到了5mv以下的紋波，也不會說我們的PLL 就沒事了，因為頻譜儀可以看到非常低的噪聲，我用過的RS-FSU最低是可以看到-130dbc的相位噪聲，因此我們不能說從示波器上面看到電源很趕緊，就認為已經(jīng)很不錯了，就像比如0dBm不是沒有功率一樣。因此電源濾波一定要處理好。

電源處理好了，就沒事了嗎??錯，還有一個是空間輻射，因為DCDC的頻率可能經(jīng)過空間輻射出來已經(jīng)干擾到了PLL，你可以在頻譜上看到這樣的現(xiàn)象：

在頻譜的兩邊有堆成的小包，而且一般都在近端，當然這個小包不一定是在DCDC 造成的，可能是鑒相泄漏，也可能是其他原因，我們怎么去判斷呢?這個時候你可以用吸收材料改在電源上，或許就會改善，那么就說明你的信號已經(jīng)被DCDC 污染了，這里就需要我們進行隔離，最好的隔離是腔體，腔體和電源之間進行穿心電容連接，這樣對信號質(zhì)量改善很有幫助。

對PLL電源處理好了，就沒事了嗎?也不是的，還有CPU， PLL信號質(zhì)量在設計上不光與電源有關(guān)，還與我們的軟件設計有關(guān)系，如果我們的軟件一直在送數(shù)據(jù)，那么你就會發(fā)現(xiàn)頻譜的低噪出現(xiàn)很多雜散，還有寄存器配置等等，這里我們不主要研究。在CPU 控制PLL 的時候，雖然我們PLL 電源很趕緊，但是CPU 電源噪聲很大，控制線有沒有做EMI 處理，那么噪聲就跟著控制信號線，進入了PLL，造成了干擾，因此我們對CPU 也要做良好的電源處理，同時，在CPU于PLL之間，添加EMI濾波器，隔離數(shù)字帶來的干擾。

綜上，PLL的設計不僅僅是一個電路的設計，而是一個從器件選型，到結(jié)構(gòu)設計，到電源設計，再到軟件設計的一個綜合的過程。這里面任何一個環(huán)節(jié)都可能導致PLL信號質(zhì)量。