基于FPGA的虛擬DPO設計

　　2.3.2時鐘電路

　　在本項目中，采用了National Semiconductor公司的高精度時鐘管理芯片LMK03033C。其時鐘抖動的均方根值為500飛秒。該芯片內置低噪聲鎖相環(huán)并且支持8路時鐘同步輸出，支持串行配置。每路輸出時鐘都帶有可編程的分頻比、延遲調整和輸出選擇模塊，最高輸出時鐘頻率1GHz，且可在 0 至 2.25ns 的范圍內調節(jié)輸出延時，步進為150ps。該芯片為高速ADC采集數據提供了精確的采樣時鐘。接口如圖5所示。

　　2.3.3采集控制和數據緩沖

　　模數轉換器輸出的高速數字信號在采集控制模塊的控制下寫入數據緩沖區(qū)，之后進行數字熒光處理。如圖6所示。對于高速數字信號的控制和緩沖一般采用高速數字電路實現。一種方案是采用專用集成電路(ASIC)實現高速控制和數據緩沖。但是，專用集成電路成本極高，而且不能修改，一般用于經過充分驗證的，成熟的數字電路設計。另一種方案是采用高速FPGA。

　　現場可編程門陣列(Field Programmable Gate Array, FPGA)是一種含有可編程元件的設備，其速度一般比專用集成電路慢，但仍快于通用微處理器，適合做高速數據控制器。并且FPGA的可編程特性和低廉的價格適合項目初期開發(fā)階段的原型驗證。

　　示波器的采集控制和數據緩沖模塊是在FPGA中完成的，該模塊根據用戶設定的觸發(fā)條件，從無限長的波形信號中截取用戶感興趣的部分來顯示。數據存儲系統(tǒng)的存取控制模塊也在FPGA中實現。

　　2.4數字熒光處理模塊

　　數字熒光處理單元的主要工作有如下幾個方面：

　　(1) 進行波形的熒光顯示，達到模擬示波器的熒光顯示效果

　　數字熒光示波器將采集到的波形進行熒光顯示，通過波形亮度顯示長時間內信號出現的頻度情況，完整地保留了多個通道波形顯示的亮度層次信息，達到模擬示波器的熒光顯示效果。在某一點的出現頻度越大，該點在熒光屏上顯示的亮度就越大;在某一點的出現頻度越小，該點在熒光屏上顯示的亮度就越小。

　　(2) 網格的調節(jié)控制

　　當利用數字熒光示波器觀測信號時，為了觀測精確，需要熒光屏在顯示波形信號的同時顯示網格。

　　(3) 波形熒光顯示亮度的調節(jié)控制

　　當利用數字熒光示波器觀測信號時，顯示的波形亮度會直接影響到觀測效果，過亮或者過暗的波形，會使波形的細節(jié)分辨不清，都不利于用戶觀測。因此，需要加入波形熒光顯示亮度的調節(jié)功能，使用戶可以調節(jié)熒光屏上顯示的波形亮度，有利于波形觀測。

　　(4) 波形消隱百分比的調節(jié)控制

　　當利用數字熒光示波器觀測信號時，有時需要使波形在屏幕上滯留一定的時間后再消失，或者有時需要將出現的波形永遠顯示在熒光屏上，如毛刺等偶發(fā)信號。因此，需要加入波形消隱百分比的調節(jié)功能，使用戶可以調節(jié)波形在熒光屏上顯示的持續(xù)時間。

　　(5) 多通道波形的熒光顯示及通道優(yōu)先級的控制

　　當示波器同時觀測多個通道時，不同的通道應該顯示為不同的顏色以示區(qū)分。同時，多個通道同時顯示時，應有優(yōu)先級的區(qū)分，即哪一個通道應該顯示在最上層。用戶應該能夠通過調節(jié)控制，將最關心的通道波形顯示在所有波形的最上層，便于波形觀測。

　　(6) 滿足數字熒光示波器實時顯示的要求

　　示波器是一種實時測量儀器，需要滿足波形實時顯示的要求。因此在進行波形的熒光顯示時，要盡量提高處理速度，以提高實時性。

　　本章將首先詳細介紹數字熒光處理單元的設計思想，并在此基礎上，具體介紹數字熒光處理單元的設計及實現。

　　由需求分析可知，為了實現波形的熒光顯示，首先需要定時一段時間，將在這段時間內采集到的若干次波形進行疊加，并記錄所有波形點出現的頻度。因此數字熒光處理單元內部需要設計一個存儲器，以記錄一段時間內所有波形點出現的頻度，稱之為模擬熒光屏存儲器。同時，需要一個波形疊加處理模塊，完成將 若干次波形進行疊加后的頻度存儲到模擬熒光屏存儲器的功能。

　　然后，當定時時間到時，將之前疊加儲存在模擬熒光屏存儲器中的所有單元信息讀出，經過顏色轉換形成一幀波形圖像送顯示器進行顯示;同時將讀出的模擬熒光屏存儲器中的所有單元信息進行消隱處理，再寫回模擬熒光屏存儲器。

　　送到顯示器進行顯示的一幀波形圖像是一幅和顯示屏的波形顯示區(qū)具有同樣大小和分辨率的像素圖像。它的原始信息是存儲在模擬熒光屏存儲器中的。模擬熒光屏存儲器實際上是一個二維的動態(tài)數據庫。數據庫的地址單元是與波形顯示區(qū)的像素點一一對應的。因此數據庫的大小由數字熒光示波器的熒光屏波形顯示區(qū)的總像素點確定。橫軸對應于時間軸，縱軸對應幅度軸。規(guī)定顯示區(qū)的左下角對應數據庫的起始單元，其后的數據單元按對應屏幕從左到右，從下到上的次序排列。

　　由上可知，整個數字熒光處理單元應包括五個子單元協同工作：波形數據緩沖存儲器、模擬熒光屏存儲器、波形激活處理模塊、波形消隱處理模塊和顏色轉換處理模塊等，它們共同完成多路波形的數字熒光處理，并每隔一定時間形成一幀波形圖像輸出給顯示器，同時進行一次消隱處理。各個子單元之間的聯系如圖8所示。

　　2.5 PC機部分

　　PC機與FPGA經USB進行數據交互(DPX數據與控制信息)，PC機通過USB給FPGA供電，DPX數據經USB傳到PC機后通過LABwindows處理顯示。