一種信道化測(cè)頻接收機(jī)的工程實(shí)現(xiàn)

摘要 將Ku波段射頻信號(hào)下變頻為1.25～1.75 GHz的中頻信號(hào)，經(jīng)26路功分器功分為26路信號(hào)，每路經(jīng)過相互交疊的帶通濾波器和檢波器，當(dāng)頻率位于某個(gè)通道的濾波器內(nèi)時(shí)，該通道檢波器輸出對(duì)應(yīng)檢波電壓，將該檢波電壓與相鄰?fù)ǖ罊z波電壓和絕對(duì)電平進(jìn)行比較，并將比較結(jié)果送入FPGA，由FPGA進(jìn)行判斷、編碼，輸出對(duì)應(yīng)的頻率編碼、同時(shí)到達(dá)信號(hào)，準(zhǔn)備好指示等。

關(guān)鍵詞 信道化;測(cè)頻;接收機(jī)

測(cè)頻接收機(jī)在武器裝備中得到廣泛應(yīng)用，根據(jù)測(cè)頻的體制不同，分為信道化測(cè)頻、鑒頻法瞬時(shí)測(cè)頻、比相法瞬時(shí)測(cè)頻和計(jì)數(shù)法測(cè)頻等多種形式。其中，信道化測(cè)頻接收機(jī)動(dòng)態(tài)范圍寬、測(cè)頻速度快、可處理同時(shí)到達(dá)信號(hào)等優(yōu)點(diǎn)，故得到了廣泛應(yīng)用。本文以一個(gè)實(shí)用化的工程產(chǎn)品為例，介紹信道化接收機(jī)的功能原理、組成及實(shí)現(xiàn)，最后給出了達(dá)到的技術(shù)指標(biāo)及不足。

1 功能原理及組成

信道化測(cè)頻機(jī)的基本原理是利用多路功分器進(jìn)行功分，輸出多路信號(hào)，每路信號(hào)經(jīng)窄帶濾波器進(jìn)行濾波，若信號(hào)落在該濾波器帶內(nèi)，則該通道輸出功率較大，若信號(hào)未落在該通道內(nèi)，則該通道無輸出信號(hào)或信號(hào)較小，然后由FPGA對(duì)各通道的功率狀態(tài)進(jìn)行判斷，從而實(shí)現(xiàn)對(duì)輸入頻率的識(shí)別和編碼輸出。

本文介紹的信道化接收機(jī)完成對(duì)Ku波段射頻信號(hào)的頻率測(cè)量，給出了測(cè)頻碼、同時(shí)到達(dá)脈沖、準(zhǔn)備好信號(hào)、保寬脈沖等，如圖1所示。

需測(cè)頻的Ku波段射頻信號(hào)首先經(jīng)低噪聲放大器放大、帶通濾波器濾波，之后進(jìn)入混頻器混頻輸出1.25～1.75 GHz的中頻信號(hào)。對(duì)該中頻信號(hào)進(jìn)行限幅、放大后經(jīng)26路功分器進(jìn)行功分，并輸出26路中頻信號(hào)。每路中頻信號(hào)經(jīng)30 MHz的帶通濾波器濾波后進(jìn)行功率檢波，檢波輸出送往：(1)相鄰?fù)ǖ辣容^，實(shí)現(xiàn)與該通道的前一通道和后一通道的相對(duì)比較;(2)絕對(duì)門限比較，該通道檢波輸出與絕對(duì)門限進(jìn)行比較，若大于門限電平輸出高電平，否則輸出低電平;(3)門限生成和保寬生成電路，實(shí)現(xiàn)比較門限的生成和保寬脈沖的生成。

為提高測(cè)頻精度，采用濾波器帶寬30 MHz，相鄰濾波器交疊10 MHz，最終可實(shí)現(xiàn)10 MHz的測(cè)頻精度。中頻頻率采用1.25～1.75 GHz，原因是由于該頻段可采用介質(zhì)濾波器實(shí)現(xiàn)，其指標(biāo)好、體積較小。

2 功能實(shí)現(xiàn)

2.1 編碼的設(shè)計(jì)

編碼分為相鄰?fù)ǖ辣容^輸出和絕對(duì)門限比較輸出兩部分。相鄰?fù)ǖ辣容^輸出是將每一通道與該通道的上一個(gè)和下一個(gè)通道分別進(jìn)行比較輸出;絕對(duì)門限比較輸出是將每一個(gè)通道與最大電平經(jīng)20 dB衰減后形成的門限進(jìn)行比較，用于濾除小于門限的功率。每個(gè)通道經(jīng)比較后的3個(gè)輸出均送給FPGA，并由FPGA進(jìn)行邏輯判斷，同時(shí)進(jìn)行編碼輸出。

2.2 檢波的實(shí)現(xiàn)

檢波采用AD公司的AD8317ACPZ對(duì)數(shù)檢波器實(shí)現(xiàn)。該檢波器使用頻率為10 MHz～10 CHz，3 dB動(dòng)態(tài)范圍55 dB，脈沖上升/下降時(shí)間為6 ns/10 ns，電源電流22 mA，檢波視頻帶寬50 MHz，其典型檢波曲線如圖2所示。該檢波器相應(yīng)速度快、動(dòng)態(tài)范圍寬、功耗低，適用于測(cè)頻接收機(jī)中用作功率檢波。該檢波器為負(fù)斜率輸出，需采用外部運(yùn)放將負(fù)斜率變換為正斜率輸出。圖3為檢波及斜率變換電路圖，功分后的射頻信號(hào)經(jīng)A3帶通介質(zhì)濾波器后進(jìn)入A2檢波器進(jìn)行檢波，檢波后的信號(hào)通過運(yùn)放A1將負(fù)斜率轉(zhuǎn)換為正斜率信號(hào)，隨后送到比較器進(jìn)行相鄰?fù)ǖ辣容^和絕對(duì)電平比較。

2.3 相鄰?fù)ǖ辣容^及絕對(duì)門限比較實(shí)現(xiàn)

如圖4所示。第N通道的檢波電壓送到兩個(gè)比較器的輸入端，與N-1通道和N+1通道的檢波電壓進(jìn)行比較，輸出的兩個(gè)比較電平送到FPGA，輸出高電平表示N通道功率比相鄰?fù)ǖ赖墓β矢?。為保證相鄰?fù)ǖ辣容^的唯一性，N通道與相鄰?fù)ǖ辣容^時(shí)，會(huì)增加一個(gè)小的電壓△V，確保唯一性。

圖5為相鄰?fù)ǖ辣容^輸出真值表示意圖，圖中濾波器1～6帶寬30 MHz、相互交疊10 MHz，當(dāng)頻率為f1、f2、f3分別位于濾波器4通帶內(nèi)左側(cè)、中心、右側(cè)時(shí)，給出了濾波器相鄰?fù)ǖ辣容^輸出的真值表。

該檢波電壓同時(shí)與絕對(duì)門限電平比較，若大于絕對(duì)門限，則輸出高電平，否則輸出低電平。

2.4 門限電平的實(shí)現(xiàn)

門限電平用于絕對(duì)比較，該電平是將26個(gè)通道檢波進(jìn)行“或”操作，找到最大的檢波電壓，然后將該電壓進(jìn)行20 dB衰減，并送至絕對(duì)比較電路用作絕對(duì)比較電平，如圖6所示。

2.5 保寬脈沖的實(shí)現(xiàn)

實(shí)際應(yīng)用中，信號(hào)功率較大時(shí)，經(jīng)后續(xù)濾波器濾波，檢波器輸出的視頻信號(hào)存在較嚴(yán)重的“兔耳效應(yīng)”和拖尾現(xiàn)象，此時(shí)保寬脈沖失真較為嚴(yán)重。為得到滿足指標(biāo)的保寬脈沖，根據(jù)信號(hào)的大小采用不同位置、不同比較電平進(jìn)行視頻電平的比較，從而較好地滿足了該指標(biāo)的要求。

在26路功分器前設(shè)置一個(gè)功率檢波器，判斷大小信號(hào)并輸出大信號(hào)時(shí)的整形輸出。26路功分器后設(shè)置比較器對(duì)各檢波器“或”信號(hào)進(jìn)行比較，輸出小信號(hào)時(shí)的整形輸出。

大小信號(hào)標(biāo)志、大信號(hào)保寬脈沖、小信號(hào)保寬脈沖均送到FPGA，由FPGA進(jìn)行判斷，輸出合適的保寬脈沖。如圖7所示。

2.6 FPGA的實(shí)現(xiàn)

FPGA采用Xilinx公司的XC3S200-4PQ208I，該FPGA規(guī)模為200百萬門，內(nèi)部有4 320個(gè)等效邏輯單元，480個(gè)CLB，141個(gè)用戶IO口。采用ISE操作環(huán)境，用VHDL語言進(jìn)行程序編寫。FPGA主要完成對(duì)26個(gè)通道的相互比較電平和絕對(duì)比較電平的采集，同時(shí)對(duì)這些電平進(jìn)行分析與判斷并生成對(duì)應(yīng)的頻率編碼;對(duì)是否存在同時(shí)到達(dá)信號(hào)進(jìn)行判斷并給出指示。對(duì)信號(hào)大小進(jìn)行判斷，并進(jìn)行保寬脈沖的選擇輸出。

3 達(dá)到的技術(shù)指標(biāo)

圖8為信道化測(cè)頻接收機(jī)編碼一側(cè)布局及外形。達(dá)到的主要技術(shù)指標(biāo)為：測(cè)頻頻率為Ku波段;測(cè)頻帶寬為500MHz;測(cè)頻誤差為10MHz;測(cè)頻時(shí)間為150 ns;動(dòng)態(tài)范圍為>65 dB。具有同時(shí)到達(dá)、頻率準(zhǔn)備好、保寬脈沖輸出等功能。重量為1.6kg。

4 結(jié)束語

產(chǎn)品經(jīng)高低溫試驗(yàn)及隨機(jī)振動(dòng)試驗(yàn)，達(dá)到了預(yù)期的設(shè)計(jì)指標(biāo)。該類型信道化測(cè)頻機(jī)主要優(yōu)點(diǎn)是：測(cè)頻速度快、動(dòng)態(tài)范圍寬，具有同時(shí)到達(dá)的識(shí)別功能等。但也存在不足，例如：體積及重量較大;存在著“兔耳效應(yīng)”，使得同時(shí)到達(dá)信號(hào)的功率差不能過大等。