常用FPGA/CPLD四種設(shè)計技巧

FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日后的設(shè)計工作，將取得事半功倍的效果！

乒乓操作

“乒乓操作”是一個常常應(yīng)用于數(shù)據(jù)流控制的處理技巧，典型的乒乓操作方法如圖1所示。

乒乓操作的處理流程為：輸入數(shù)據(jù)流通過“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)流等時分配到兩個數(shù)據(jù)緩沖區(qū)，數(shù)據(jù)緩沖模塊可以為任何存儲模塊，比較常用的存儲單元為雙口RAM(DPRAM)、單口RAM(SPRAM)、FIFO等。在第一個緩沖周期，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”；在第2個緩沖周期，通過“輸入數(shù)據(jù)選擇單元”的切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊2”，同時將“數(shù)據(jù)緩沖模塊1”緩存的第1個周期數(shù)據(jù)通過“輸入數(shù)據(jù)選擇單元”的選擇，送到“數(shù)據(jù)流運算處理模塊”進(jìn)行運算處理；在第3個緩沖周期通過“輸入數(shù)據(jù)選擇單元”的再次切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”，同時將“數(shù)據(jù)緩沖模塊2”緩存的第2個周期的數(shù)據(jù)通過“輸入數(shù)據(jù)選擇單元”切換，送到“數(shù)據(jù)流運算處理模塊”進(jìn)行運算處理。如此循環(huán)。

乒乓操作的最大特點是通過“輸入數(shù)據(jù)選擇單元”和“輸出數(shù)據(jù)選擇單元”按節(jié)拍、相互配合的切換，將經(jīng)過緩沖的數(shù)據(jù)流沒有停頓地送到“數(shù)據(jù)流運算處理模塊”進(jìn)行運算與處理。把乒乓操作模塊當(dāng)做一個整體，站在這個模塊的兩端看數(shù)據(jù)，輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不斷的，沒有任何停頓，因此非常適合對數(shù)據(jù)流進(jìn)行流水線式處理。所以乒乓操作常常應(yīng)用于流水線式算法，完成數(shù)據(jù)的無縫緩沖與處理。

乒乓操作的第二個優(yōu)點是可以節(jié)約緩沖區(qū)空間。比如在WCDMA基帶應(yīng)用中，1個幀是由15個時隙組成的，有時需要將1整幀的數(shù)據(jù)延時一個時隙后處理，比較直接的辦法是將這幀數(shù)據(jù)緩存起來，然后延時1個時隙進(jìn)行處理。這時緩沖區(qū)的長度是1整幀數(shù)據(jù)長，假設(shè)數(shù)據(jù)速率是3.84Mbps，1幀長10ms，則此時需要緩沖區(qū)長度是38400位。如果采用乒乓操作，只需定義兩個能緩沖1個時隙數(shù)據(jù)的RAM(單口RAM即可)。 當(dāng)向一塊RAM寫數(shù)據(jù)的時候，從另一塊RAM讀數(shù)據(jù)，然后送到處理單元處理，此時每塊RAM的容量僅需2560位即可，2塊RAM加起來也只有5120位的容量。

另外，巧妙運用乒乓操作還可以達(dá)到用低速模塊處理高速數(shù)據(jù)流的效果。如圖2所示，數(shù)據(jù)緩沖模塊采用了雙口RAM，并在DPRAM后引入了一級數(shù)據(jù)預(yù)處理模塊，這個數(shù)據(jù)預(yù)處理可以根據(jù)需要的各種數(shù)據(jù)運算，比如在WCDMA設(shè)計中，對輸入數(shù)據(jù)流的解擴(kuò)、解擾、去旋轉(zhuǎn)等。假設(shè)端口A的輸入數(shù)據(jù)流的速率為100Mbps，乒乓操作的緩沖周期是10ms。以下分析各個節(jié)點端口的數(shù)據(jù)速率。

A端口處輸入數(shù)據(jù)流速率為100Mbps，在第1個緩沖周期10ms內(nèi)，通過“輸入數(shù)據(jù)選擇單元”，從B1到達(dá)DPRAM1。B1的數(shù)據(jù)速率也是100Mbps，DPRAM1要在10ms內(nèi)寫入1Mb數(shù)據(jù)。同理，在第2個10ms，數(shù)據(jù)流被切換到DPRAM2，端口B2的數(shù)據(jù)速率也是100Mbps，DPRAM2在第2個10ms被寫入1Mb數(shù)據(jù)。在第3個10ms，數(shù)據(jù)流又切換到DPRAM1，DPRAM1被寫入1Mb數(shù)據(jù)。

仔細(xì)分析就會發(fā)現(xiàn)到第3個緩沖周期時，留給DPRAM1讀取數(shù)據(jù)并送到“數(shù)據(jù)預(yù)處理模塊1”的時間一共是20ms。有的工程師困惑于DPRAM1的讀數(shù)時間為什么是20ms，這個時間是這樣得來的：首先，在在第2個緩沖周期向DPRAM2寫數(shù)據(jù)的10ms內(nèi)，DPRAM1可以進(jìn)行讀操作；另外，在第1個緩沖周期的第5ms起(絕對時間為5ms時刻)，DPRAM1就可以一邊向500K以后的地址寫數(shù)據(jù)，一邊從地址0讀數(shù)，到達(dá)10ms時，DPRAM1剛好寫完了1Mb數(shù)據(jù)，并且讀了500K數(shù)據(jù)，這個緩沖時間內(nèi)DPRAM1讀了5ms；在第3個緩沖周期的第5ms起(絕對時間為35ms時刻)，同理可以一邊向500K以后的地址寫數(shù)據(jù)一邊從地址0讀數(shù)，又讀取了5個ms，所以截止DPRAM1第一個周期存入的數(shù)據(jù)被完全覆蓋以前，DPRAM1最多可以讀取20ms時間，而所需讀取的數(shù)據(jù)為1Mb，所以端口C1的數(shù)據(jù)速率為：1Mb/20ms=50Mbps。因此，“數(shù)據(jù)預(yù)處理模塊1”的最低數(shù)據(jù)吞吐能力也僅僅要求為50Mbps。同理，“數(shù)據(jù)預(yù)處理模塊2”的最低數(shù)據(jù)吞吐能力也僅僅要求為50Mbps。換言之，通過乒乓操作，“數(shù)據(jù)預(yù)處理模塊”的時序壓力減輕了，所要求的數(shù)據(jù)處理速率僅僅為輸入數(shù)據(jù)速率的1/2。

通過乒乓操作實現(xiàn)低速模塊處理高速數(shù)據(jù)的實質(zhì)是：通過DPRAM這種緩存單元實現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，并行用“數(shù)據(jù)預(yù)處理模塊1”和“數(shù)據(jù)預(yù)處理模塊2”處理分流的數(shù)據(jù)，是面積與速度互換原則的體現(xiàn)！

串并轉(zhuǎn)換設(shè)計技巧

串并轉(zhuǎn)換是FPGA設(shè)計的一個重要技巧，它是數(shù)據(jù)流處理的常用手段，也是面積與速度互換思想的直接體現(xiàn)。
串并轉(zhuǎn)換的實現(xiàn)方法多種多樣，根據(jù)數(shù)據(jù)的排序和數(shù)量的要求，可以選用寄存器、RAM等實現(xiàn)。前面在乒乓操作的圖例中，就是通過DPRAM實現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，而且由于使用了DPRAM，數(shù)據(jù)的緩沖區(qū)可以開得很大，對于數(shù)量比較小的設(shè)計可以采用寄存器完成串并轉(zhuǎn)換。如無特殊需求，應(yīng)該用同步時序設(shè)計完成串并之間的轉(zhuǎn)換。比如數(shù)據(jù)從串行到并行，數(shù)據(jù)排列順序是高位在前，可以用下面的編碼實現(xiàn)：

prl_temp={prl_temp,srl_in};

其中，prl_temp是并行輸出緩存寄存器，srl_in是串行數(shù)據(jù)輸入。

對于排列順序有規(guī)定的串并轉(zhuǎn)換，可以用case語句判斷實現(xiàn)。對于復(fù)雜的串并轉(zhuǎn)換，還可以用狀態(tài)機(jī)實現(xiàn)。串并轉(zhuǎn)換的方法比較簡單，在此不必贅述。

流水線操作設(shè)計思想

首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設(shè)計思想，并非FPGA、ASIC設(shè)計中優(yōu)化時序所用的“Pipelining”。

流水線處理是高速設(shè)計中的一個常用設(shè)計手段。如果某個設(shè)計的處理流程分為若干步驟，而且整個數(shù)據(jù)處理是“單流向”的，即沒有反饋或者迭代運算，前一個步驟的輸出是下一個步驟的輸入，則可以考慮采用流水線設(shè)計方法來提高系統(tǒng)的工作頻率。

流水線設(shè)計的結(jié)構(gòu)示意圖如圖3所示。其基本結(jié)構(gòu)為：將適當(dāng)劃分的n個操作步驟單流向串聯(lián)起來。流水線操作的最大特點和要求是，數(shù)據(jù)流在各個步驟的處理從時間上看是連續(xù)的，如果將每個操作步驟簡化假設(shè)為通過一個D觸發(fā)器(就是用寄存器打一個節(jié)拍)，那么流水線操作就類似一個移位寄存器組，數(shù)據(jù)流依次流經(jīng)D觸發(fā)器，完成每個步驟的操作。流水線設(shè)計時序如圖4所示。

流水線設(shè)計的一個關(guān)鍵在于整個設(shè)計時序的合理安排，要求每個操作步驟的劃分合理。如果前級操作時間恰好等于后級的操作時間，設(shè)計最為簡單，前級的輸出直接匯入后級的輸入即可；如果前級操作時間大于后級的操作時間，則需要對前級的輸出數(shù)據(jù)適當(dāng)緩存才能匯入到后級輸入端；如果前級操作時間恰好小于后級的操作時間，則必須通過復(fù)制邏輯，將數(shù)據(jù)流分流，或者在前級對數(shù)據(jù)采用存儲、后處理方式，否則會造成后級數(shù)據(jù)溢出。

在WCDMA設(shè)計中經(jīng)常使用到流水線處理的方法，如RAKE接收機(jī)、搜索器、前導(dǎo)捕獲等。流水線處理方式之所以頻率較高，是因為復(fù)制了處理模塊，它是面積換取速度思想的又一種具體體現(xiàn)。

數(shù)據(jù)接口的同步方法

數(shù)據(jù)接口的同步是FPGA/CPLD設(shè)計的一個常見問題，也是一個重點和難點，很多設(shè)計不穩(wěn)定都是源于數(shù)據(jù)接口的同步有問題。

在電路圖設(shè)計階段，一些工程師手工加入BUFT或者非門調(diào)整數(shù)據(jù)延遲，從而保證本級模塊的時鐘對上級模塊數(shù)據(jù)的建立、保持時間要求。還有一些工程師為了有穩(wěn)定的采樣，生成了很多相差90度的時鐘信號，時而用正沿打一下數(shù)據(jù)，時而用負(fù)沿打一下數(shù)據(jù)，用以調(diào)整數(shù)據(jù)的采樣位置。這兩種做法都十分不可取，因為一旦芯片更新?lián)Q代或者移植到其它芯片組的芯片上，采樣實現(xiàn)必須從新設(shè)計。而且，這兩種做法造成電路實現(xiàn)的余量不夠，一旦外界條件變換(比如溫度升高)，采樣時序就有可能完全紊亂，造成電路癱瘓。