JPEG 2000標準中MQ編碼器的VLSI結(jié)構(gòu)設(shè)計

引 言
JPEG 2000是為了彌補JPEG的不足而提出的新一代靜止圖像壓縮國際標準。其目標是對多種類型的靜止圖像實現(xiàn)高效壓縮，并要求壓縮碼流具有較好的抗誤碼性能，用戶可對圖像進行多種形式的累進傳輸，還可以對壓縮碼流進行隨機訪問和處理。
JPEG 2000用基于上下文的自適應(yīng)算術(shù)編碼取代JPEG系統(tǒng)中的赫夫曼編碼，對量化后小波變換系數(shù)的二進制位平面進行算術(shù)編碼。算術(shù)編碼對每一小波子帶分塊獨立進行位平面編碼，并將每個位平面分在3個子位平面通道內(nèi)進行編碼。雖然現(xiàn)有算術(shù)編碼在算法上做了很多改進，但算法的復(fù)雜性和大量的編碼數(shù)據(jù)導(dǎo)致MQ編碼器的實際工作效率仍然很低。為了提高MQ編碼器的編碼速度，對編碼流程進行優(yōu)化，提出一種基于三級流水線的MQ編碼器的VLSI結(jié)構(gòu)。

1 MQ編碼器原理
JPEG 2000的編碼系統(tǒng)流程如圖1所示。

在JPEG中，作為無損壓縮DCT系數(shù)的熵編碼方法，采用了霍夫曼編碼(算術(shù)編碼為選項)?；舴蚵幋a因按DCT系數(shù)大小來分配可變碼長，所以查表處理形成主體，能夠簡單實現(xiàn)霍夫曼編碼。但是，由于預(yù)先調(diào)查了解符號系列的統(tǒng)計性質(zhì)后制表，所以此后一旦有與其性質(zhì)相違背的符號輸入進來，就難免使壓縮特性惡化，這個不足限制了其應(yīng)用范圍。
補救霍夫曼編碼這一缺點的就是JPEG 2000中被采用的自適應(yīng)算術(shù)編碼。算術(shù)編碼的構(gòu)思是作為Elias編碼，依據(jù)為人們所熟悉的劃分遞歸概率區(qū)間的設(shè)想，在Elias編碼中，對于具有 “0”或“1”值的二進制符號系列，以各自概率值比率將當前概率區(qū)間劃分成兩個子區(qū)間，被分配給實際產(chǎn)生符號的概率值區(qū)間下限值構(gòu)成代碼串。即代碼串按二進制符號系列的輸入逐次被遞歸地修正下去。
JPEG 2000中采用算術(shù)編碼，其基本規(guī)則像Elias編碼那樣，不是以符號“0”和“1”的實際值來區(qū)別，而是分別作為MPS(大概率符號)或LPS(小概率符號)中一個子區(qū)間來區(qū)別的。而且，將當前概率區(qū)間劃分成兩個子區(qū)間時的順序是MPS子區(qū)間可配置到LPS子區(qū)間的上面。因此，若符號是MPS，就在給代碼串附加LPS子區(qū)間的同時，設(shè)概率區(qū)間寬度為MPS子區(qū)間；若符號是LPS，就不改變代碼串，設(shè)概率區(qū)間寬度為LPS子區(qū)間。按判決輸入將此處理遞歸地重復(fù)下去。MQ編碼器的輸入／輸出框圖如圖2所示。其中，D是二進制判決；CX是上下文索引；D和CX二者均事先由算術(shù)編碼之前進行的系數(shù)位建模確定。 CD是輸出的壓縮數(shù)據(jù)。

在MQ算術(shù)編碼器中，用寄存器A表示當前子區(qū)間的寬度，寄存器C表示子區(qū)間的起始位置。它們均具有16 b有效長度，在發(fā)生重新歸一化時，為了避免16 b的C寄存器溢出，而采用28 b表示。通過采用重新歸一化方案，使A的取值范圍保持在[0．75，1．5]。當編碼器接收到一個新的待壓縮碼，編碼器從概率估值表查找相應(yīng)的概率Qe。根據(jù)接受的待壓縮碼類型，寄存器A的值和寄存器C的值被進行更新，從而區(qū)間更新可近似為：當編碼MPS時，A=A-Qe，C=C+Qe；當編碼LPS時， A=Qe，C=C，避免了乘法運算。
同時，由于MQ算法在進行區(qū)間計算時省略了乘法的近似，使得可能發(fā)生LPS子區(qū)間大于MPS子區(qū)間的情況。為了避免這種情況，采用區(qū)間條件交換，即將 MPS與LPS互換。MQ編碼器通過重歸一化方法解決計算的有限精度問題：當AO．75時，對A進行左移直至不小于0．75為止，同時C也左移同樣位數(shù)，并按一定間隔將不再變化的高位移入存儲區(qū)。
MQ編碼器所使用的概率估值表是一個可以對原始數(shù)據(jù)快速適應(yīng)的復(fù)雜概率自動估計模型。該模型是一個具有47個狀態(tài)的有限狀態(tài)機。每個狀態(tài)包含小概率符號 LPS的概率Qe、下一個狀態(tài)的索引NMPS和NLPS。是否需要交換MPS和LPS所代表符號的標志SWITCH。
MQ編碼器中設(shè)置了一個專用計數(shù)器CT作為已壓縮字節(jié)輸出控制。當A左移1位時，CT也同時減1；當CT=0時，輸出1個字節(jié)。為避免區(qū)間更新過程中產(chǎn)生的進位向前傳播，在MQ編碼器中，采用位填充技術(shù)來處理進位問題。根據(jù)字節(jié)緩沖B及C進位位的值，編碼器選擇是否進行位填充。

2 MQ編碼器的優(yōu)化
MQ編碼器采用串行執(zhí)行方式，且編碼算法復(fù)雜、耗時，從而導(dǎo)致編碼器執(zhí)行速度慢，效率低下。為了提高MQ編碼器的運行速度，利用FPGA的大容量和并發(fā)執(zhí)行等特性，對MQ編碼器進行設(shè)計，在不改變原算法理論的條件下，對整個流程進行改進和優(yōu)化。
只有當前一輸入的結(jié)果被輸出后才能讀人下一輸入的串行執(zhí)行方式，極大地限制了編碼速度的提高。為解決這個問題，將整個編碼流程分成三個大的模塊(如圖3所示)串接起來，采用流水線的方式進行工作。

其中，GLGJ模塊為概率估計模塊，其功能是根據(jù)上下文索引CX選擇，判決D編碼所必需的概率估值和相關(guān)數(shù)值，在各個上下文自適應(yīng)更新數(shù)值； PJENCODER模塊為判決編碼模塊，其功能主要是進行MPS編碼或LPS編碼、重新歸一化等主要數(shù)據(jù)處理進程；ENCODER模塊為編碼輸出模塊，主要完成壓縮數(shù)據(jù)的輸出及編碼終結(jié)等功能；由這三個模塊組成三級流水線。
2．1 判決編碼的化簡
判決編碼中先判斷D的取值是“0”還是“1”，如果D=0，就進行0的編碼；如果D=1，那就進行1的編碼。在“0”或“1”的編碼中，又要根據(jù)MPS (CX)的取值，判斷是進行MPS編碼，還是進行LPS編碼；在MPS和LPS編碼中，先更新區(qū)間寬度A的值，即A=A-Qe[I(CX)]，再判斷A是大于還是小于Qe[I(CX)]，由此與其他的一些條件決定最后的賦值方式。
上述過程包括ENCODE，CCOE0／CODE1，CO-DELPS／CODEMPS五個子流程，6個條件判斷，多次賦值，降低了編碼速度。對編碼的判決條件進行整理，減少不必要的賦值，其Verilog代碼如下：

由此可有效地減少不必要的寄存器和位數(shù)賦值，加快模塊的工作效率，從而提高整個系統(tǒng)的工作頻率。
2．2 重新歸一化的加速
MQ編碼器一方面在編碼MPS時，給代碼C加上Qe值，將概率區(qū)間A減為A-Qe；另一方面，在編碼LPS時，代碼C不變，將概率區(qū)間A置換成Qe。如果將這樣的區(qū)間劃分運算進行下去，在某一時間點上，概率區(qū)間A就會比必要精度范圍(O．75≤A1．5)小，這時就要通過重新歸一化A與C維持精度范圍。
重新歸一化過程是根據(jù)條件(A0．75)：當條件成立時，將區(qū)間寄存器A和代碼寄存器C再左移1次，使其大小加倍，直到概率區(qū)間A的大小超過0． 75。由此可見，如果A的值很小，則左移操作將會反復(fù)進行，大大降低了編碼速率。同時因編碼中有MPS編碼和LPS編碼兩種，根據(jù)D的不同以及編碼方式的不同，重新歸一化時移位的次數(shù)也不同。
因此為了提高速度，并充分利用硬件的優(yōu)勢，將Qe的移位次數(shù)作為寄存器數(shù)，加入到概率估計表中(表1所示)。無論輸入數(shù)據(jù)D為何值，編碼的判決都是以 LPS或MPS為標準，所以當判決為LPS編碼時，LZE-ROS中的數(shù)據(jù)就決定了左移位的次數(shù)；當判決為MPS編碼時，MZEROS中的數(shù)據(jù)就決定了左移位的次數(shù)。通過編程將擴展后的概率估計表，以寄存器的方式固化在芯片內(nèi)部，雖然這樣增加了硬件電路中寄存器的數(shù)量，但可以通過一次性的直接查表得到判決編碼和重歸一化所需的數(shù)據(jù)，提高了查找效率。由于每次編碼都要用到該表，訪問效率很高，這樣大大加快了編碼的速率，同時便于流水線結(jié)構(gòu)的實現(xiàn)。

2．3 編碼輸出模塊的改進
標準MQ編碼器中當輸出計數(shù)器CT=0時，MQ編碼器輸出1個字節(jié)。標準中字節(jié)輸出流程是串行執(zhí)行的，造成效率低下。又由于重新歸一化過程采用了一次性的移位方式，最大的移位次數(shù)可達15次，且過程中伴隨著字節(jié)輸出。有三種可能情況：不需要進行字節(jié)輸出，需要進行1個字節(jié)或2個字節(jié)的字節(jié)輸出。因此需要對字節(jié)輸出機制作改進。這里將減法記數(shù)器CT改為5位的加法記數(shù)器，并使用一個16位的數(shù)據(jù)緩存器。根據(jù)CT的取值，判別輸出的是0字節(jié)還是1字節(jié)或者2字節(jié)，由此達到加速字節(jié)輸出的目的。

3 實驗結(jié)果及分析
對所實現(xiàn)的MQ編碼模塊用Verilog HDL硬件描述語言進行RTL級描述，在Xilinx ISE 7．1和：Model-sim 6．1平臺下進行功能驗證和時序仿真。按字節(jié)輸入測試碼流：00 02 00 51 00 00 00 C0 03 52 87 2A AAAA AA AA 82 C0 20 00 FC D7 9E F6 BF 7F ED 90 4F46 A3 BF，得到結(jié)果碼流為：84 C7 3B FC E1 A1 43 0402 20 00 00 41 0D BB 86 F4 31 7F FF 88 FF 37 47 1ADB 6A DF FF AC。得到的結(jié)果與理論結(jié)果一致，仿真波形如圖4所示。

圖4中D為輸入的測試碼流，CDH為輸出碼流。該設(shè)計在Xilinx的XA2C32A-6VP44器件上進行驗證，結(jié)果表明，最高工作頻率可達95．47 MHz，較大地提高了編碼速度，能夠滿足JPEG 2000對高速編碼的要求。

4 結(jié) 語
綜上所述，為了滿足現(xiàn)在對JPEG 2000高速編碼的需求。在對MQ編碼器的流程及相關(guān)算法進行分析后，利用現(xiàn)有FPGA的優(yōu)勢，在采用三級流水線結(jié)構(gòu)的同時，對編碼進行了優(yōu)化；經(jīng) Xilinx的FPGA器件實現(xiàn)，不僅驗證了該設(shè)計在功能上的正確性，同時表明在編碼速度上得到了很大的提高，且最高工作頻率可達95．47 MHz。