基于嵌入式算法容噪技術(shù)的低功耗近似乘法器

　　何?進，衣溪琳，張子驥，賀雅娟（電子科技大學?電子科學與工程學院，四川?成都?610054）

　　摘?要:本文提出一種可靠的低功耗近似乘法器設(shè)計方案，該方案基于嵌入式算法容噪技術(shù)，并且通過閾值的合理選擇簡化了傳統(tǒng)嵌入式容噪方案中的檢錯糾錯模塊。我們根據(jù)這樣的思路基于SMIC 180 nm工藝設(shè)計了相應(yīng)的8比特乘8比特的近似乘法器。該乘法器在450 MHz的工作頻率最低可以工作在1.2 V的電源電壓下。與傳統(tǒng)的陣列乘法器相比，在相同的工作頻率和MSE條件下，傳統(tǒng)乘法器可以工作在1.6 V左右，該乘法器可以工作在1.2 V左右，此時功耗可以下降約40%；與論文[1]中的嵌入式算法容噪乘法器相比，功耗可以下降約16%。

　　關(guān)鍵詞：低功耗；低壓；乘法器；算法容噪技術(shù)；閾值選擇

　　0 引言

　　隨著集成電路的不斷發(fā)展，芯片的功率密度越來越大，功耗問題成為集成電路設(shè)計工程師最關(guān)心的問題之一。在無線傳感網(wǎng)絡(luò)，便攜式設(shè)備，可植入式醫(yī)療設(shè)備中，系統(tǒng)對芯片的功耗有嚴格的限制 ^[2，4] 。我們知道，集成電路的總功耗可以分為動態(tài)功耗和靜態(tài)功耗，動態(tài)功耗和靜態(tài)功耗均與芯片電源電壓密切相關(guān)，尤其是動態(tài)功耗與電源電壓的平方成正比。因此，降低芯片的電源電壓是降低芯片功耗的最有效的方法 ^[1] 。但是隨著電源電壓的降低，電路的關(guān)鍵路徑延遲也會相應(yīng)增大，此時必須降低芯片工作頻率，否則關(guān)鍵路徑延遲會超過時鐘周期，導致芯片功能出錯。然而很多應(yīng)用場景要求一定的吞吐量，芯片的工作頻率會有固定的限制。因而，在工作頻率固定的前提下，電源電壓的下降被芯片的工作頻率限制了。一般在集成電路設(shè)計的時候，為了保證電路工作的可靠性，設(shè)計者還需要保留足夠的時序裕量來應(yīng)對制造過程中的工藝偏差，噪聲干擾等因素的影響，這些時序的裕量往往是通過電壓的裕量來體現(xiàn)的。因此，電路實際可以工作的最小工作電壓應(yīng)該大于理論的臨界電壓，也就是關(guān)鍵電壓 ^[3] 。

　　對于數(shù)字信號處理的應(yīng)用來說，不需要芯片得到絕對精確的結(jié)果，接近真實結(jié)果的近似值就能滿足人類感官的需求。在這些應(yīng)用當中，可以通過犧牲芯片結(jié)果的部分精度來降低芯片的功耗和面積。為了進一步降低芯片的工作電壓，改善芯片在低壓下的可靠性，Naresh RShanbhag等人提出算法容噪技術(shù) ^[3] 。該技術(shù)針對非精確計算的場景，比如數(shù)字信號處理器，神經(jīng)網(wǎng)絡(luò)加速器^[5][6][7] 等等。該技術(shù)與電壓縮放技術(shù)結(jié)合，通過額外的檢錯和糾錯電路補償因電壓過度縮放（VOS）而導致的軟錯誤，使電路的輸出的整體結(jié)果在低壓下達到一個可以接收的程度。因此，算法容噪技術(shù)降低了電路的最小工作電壓，降低了電路的功耗并且提升了電路在低壓下的穩(wěn)定性。

　　但是算法容噪技術(shù)有兩部分的硬件冗余：一部分是“估計器”，它用來產(chǎn)生一個近似值，是檢錯糾錯的基礎(chǔ)；另1部分是“檢錯糾錯模塊”。為了解決第一部分冗余，Sai Zhang等人提出嵌入式算法容噪技術(shù)的概念，并解釋了如何通過數(shù)據(jù)通路分解來把估計器嵌入到主運算電路當中，從而減小甚至完全抹去第一部分冗余 ^[1] 。

　　但是第2部分冗余仍然沒有做任何優(yōu)化。對于比較大的電路來說，第2部分冗余占的比例比較小，因此不會太關(guān)注。但是對于小規(guī)模的乘法器，第2部分冗余仍然是比較重要的。本文主要是通過優(yōu)化第2部分硬件冗余來進一步降低嵌入式算法容噪技術(shù)的功耗和面積。

　　本文基于SMIC 180 nm工藝，針對基于嵌入式算法容噪技術(shù)的乘法器提出一種合理的優(yōu)化其檢錯糾錯模塊的方法。由于優(yōu)化了檢錯糾錯模塊，使整個電路的面積和功耗有較為明顯的下降。

　　1 算法容噪技術(shù)介紹

　　算法容噪技術(shù)（ANT）的基本框架如圖1所示：包括1個主計算模塊，1個估計器，1個檢錯糾錯模塊。算法容噪技術(shù)需要和電壓縮放技術(shù)（VOS）結(jié)合起來：電壓縮放技術(shù)降低電源電壓，從而降低電路功耗；而算法容噪技術(shù)負責補償由于電壓過度縮放而導致的軟錯誤。

　　其具體工作原理是：當電路的電源電壓縮放到關(guān)鍵電壓以下時，運算電路就會發(fā)生軟錯誤，并且軟錯誤總是優(yōu)先在結(jié)果的高位發(fā)生，此時會導致信號的精度嚴重下降。在算法容噪系統(tǒng)中，估計器需要同步輸出主計算模塊的估計值，并且在電壓縮放的范圍內(nèi)，估計器本身應(yīng)該保證不發(fā)生軟錯誤。檢錯糾錯模塊通過比較主計算模塊的輸出和估計器的輸出的差值是否大于預設(shè)的閾值來判斷主計算模塊的高位是否出現(xiàn)了軟錯誤。如果檢測到結(jié)果的高位出現(xiàn)了軟錯誤，說明主計算模塊的結(jié)果誤差很大，此時就使用估計器的輸出作為整個系統(tǒng)最終的輸出；否則，就使用主計算模塊的輸出作為整個電路最終的輸出，如公式（1）所示。

　　通過這樣的補償方式，算法容噪技術(shù)最終通過引入一個較小的誤差，來保證整個系統(tǒng)的整體輸出仍然滿足近似電路的指標要求。

　　然而，由于加入了估計器和檢錯糾錯模塊，算法容噪技術(shù)也帶來了比較大的額外的硬件開銷。嵌入式算法容噪技術(shù)把原始的計算過程進行分解成了主要部分和次要部分兩個部分。用來計算主要部分的電路作為估計器，主要部分和次要部分的和作為主計算模塊的結(jié)果，這樣就實現(xiàn)了把估計器嵌入到了主計算模塊，從而解決了估計器帶來的硬件開銷。

　　2 檢錯糾錯模塊的改進

　　盡管嵌入式算法容噪技術(shù)可以去掉估計器的硬件消耗，但是沒有對檢錯糾錯模塊中的開銷進行優(yōu)化。由于這部分的硬件開銷是比較確定的，即1個加法器，1個取絕對值模塊，1個比較器，1個多路復用器等。因此這些硬件開銷對于大的設(shè)計來說所占比例較小，但是對于小規(guī)模的運算模塊例如乘法器還是很重要的。

　　為了進一步簡化檢錯糾錯模塊，我們提出了通過閾值的優(yōu)化選擇來優(yōu)化這一部分的硬件復雜度。對于一般的閾值，檢錯糾錯模塊需要進行相減，取模，比較，才能生成正確的選擇信號。但是我們發(fā)現(xiàn)適量縮放閾值大小后，只需要簡單的相等判斷邏輯就可以生成正確的選擇信號。

　　一般的算法容噪技術(shù)的閾值由公式（2）確定：

　　即理論的閾值就是針對任意的輸入，在不發(fā)生軟錯誤的情況下，估計器和主計算模塊的最大差值。對于如圖3所示的8乘8的嵌入式算法容噪技術(shù)乘法器來說，它的理論閾值等于主計算模塊中除去估計器的部分的最大值。因此，取，x1=8'b1111_1111，x2=8'b1111_1111此時得到的差值就是最大差值。根據(jù)其實現(xiàn)的過程，可以得到

　　為了減少檢錯糾錯模塊的硬件消耗，我們可以合理地調(diào)節(jié)這個閾值。例如，可適當增加或者減小這個閾值，使之變成 2 1n? 。對于上述的8乘8的嵌入式算法容噪乘法器，我們可以調(diào)節(jié)閾值為Th=31=8'b0001_1111。這樣我們就可以通過比較主計算模塊和估計器的輸出的最高幾位是否相等來判斷主計算模塊是否發(fā)生軟錯誤。如圖4，從而去掉了檢錯糾錯模塊所需要的加法器、取模模塊、大小比較器，降低了其硬件復雜度。通過閾值縮放，我們可以將加法器，絕對值模塊，比較器最終用幾個同或門來代替，大大降低了檢錯糾錯模塊的硬件復雜度。

　　3 仿真結(jié)果比較

　　3.1 仿真條件和設(shè)置

　　根據(jù)前面的思路，我們設(shè)計了一個8乘8的改良型嵌入式算法容噪乘法器（MDPD），并且基于SMIC 180 nm工藝對該乘法器、傳統(tǒng)陣列乘法器（DIR）和嵌入式算法容噪乘法器（DPD）進行了相同條件的仿真實驗，并且對它們的仿真結(jié)果進行了對比。

　　我們用同一組隨機數(shù)據(jù)作為乘法器的輸入，仿真了三種乘法器結(jié)構(gòu)在各個電壓450 MHz的采樣頻率下的均方誤差（MSE）和功耗。為了正確反應(yīng)電路在不同電壓下的實際表現(xiàn)，我們采用nanosim和VCS對3種乘法器結(jié)構(gòu)進行了晶體管級的混合仿真。

　　3.2 MSE的比較

　　均方誤差（mean-square error，MSE）是反映估計量與被估計量之間差異程度的一種度量，可以用來衡量近似電路與的近似效果。如果均方誤差小，說明近似電路的近似效果好。

　　我們從1.0 V～1.8 V每間隔0.02 V取一個電壓進行了仿真，得到了如圖5所示的3種乘法器結(jié)構(gòu)的均方誤差隨電壓變化的曲線圖。從圖上可以看到基于算法容噪技術(shù)的乘法器對于軟錯誤有比較好的容錯能力，在1.2 V之前其均方誤差都沒有明顯的上升，而普通的陣列乘法器的均方誤差隨電壓下降上升明顯。因此，在相同的均方誤差下，算法容噪的乘法器MDPD和DPD可以工作在更低的電壓，大約可以下降0.4 V。

　　3.3 功耗對比

　　對應(yīng)于實驗使用的電源電壓，得到了3種結(jié)構(gòu)在不同的電壓下的功耗。MDPD和DPD得益于主計算模塊的近似實現(xiàn)，因此主計算模塊比陣列乘法器DIR硬件開銷小。而經(jīng)過我們優(yōu)化過后的MDPD就有比較明顯的功耗降低。如圖6所示，在1.8 V的電源電壓下，MDPD的功耗比DPD小約16%。

　　4 結(jié)論

　　在這篇文章中，我們針對算法容噪技術(shù)進行了改進，通過閾值選擇優(yōu)化了嵌入式算法容噪技術(shù)乘法器的檢錯糾錯模塊。在保留了嵌入式算法容噪技術(shù)的基本功能和性能的同時，改進的嵌入式算法容噪乘法器在450MHz的工作頻率下最低可以工作到1.2 V，相比普通的陣列乘法器最低工作電壓可以下降0.4 V，相比改良前的嵌入式算法容噪乘法器，功耗可以下降約16%。

　　參考文獻

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　　[7] Zhang S, Shanbhag N R. Reduced overhead error compensation for energy efficient machine learning kernels. 2015:15-21.

　　作者簡介：

　　何進 （1993-），男，碩士研究生，主要研究方向：低功耗數(shù)字集成電路設(shè)計。

　　賀雅娟 （1978-），女，副教授，主要研究方向：專用集成電路與系統(tǒng)、超低壓超低功耗數(shù)字集成電路設(shè)計等。

　　本文來源于科技期刊《電子產(chǎn)品世界》2019年第8期第46頁，歡迎您寫論文時引用，并注明出處