高驅(qū)動(dòng)電流的隧穿器件設(shè)計(jì)

1 引言

隨著MOSFET器件尺寸不斷縮小，降低功耗成為了集成電路設(shè)計(jì)的關(guān)鍵問題。熱載流子注入效應(yīng)在室溫下將金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（MOSFET）的亞閾值擺幅（SS）限制在60mV / dec，這種物理上的限制使得MOSFET難以適用于低電源電壓^[1-2]。隧穿場(chǎng)效應(yīng)晶體管（TFET）具有低亞閾值擺幅和低關(guān)態(tài)電流的優(yōu)點(diǎn)，然而受到隧穿面積和隧穿幾率的限制，TFET器件的電流密度通常比MOSFET低2～3個(gè)數(shù)量級(jí)左右，限制了TFET器件的實(shí)際應(yīng)用^[3]。

在器件中使用高K介質(zhì)提升電場(chǎng)強(qiáng)度^[4-5]或者窄禁帶材料減小禁帶寬度已經(jīng)成為提升TFET性能常見的方法。有研究人員在傳統(tǒng)縱向TFET源區(qū)應(yīng)用了窄帶隙材料以增加隧穿電流^[6]，盡管能增加導(dǎo)通電流并保持低的關(guān)態(tài)電流，但該器件在異質(zhì)結(jié)界面處出現(xiàn)的缺陷是一個(gè)嚴(yán)重的問題。由于隧穿勢(shì)壘通常位于本征區(qū)中，因此可以嘗試替換本征區(qū)材料而不是源區(qū)材料。文獻(xiàn)^[7]使用窄帶隙材料替換了整個(gè)溝道區(qū)域，但是使用此方法必須考慮TFET雙極導(dǎo)通效應(yīng)，該效應(yīng)會(huì)導(dǎo)致高關(guān)態(tài)泄漏電流。另外有科研人員提出通過使用先進(jìn)的設(shè)備控制器件摻雜分布，例如源區(qū)重?fù)诫s薄層結(jié)構(gòu)^[8-9]，減小勢(shì)壘區(qū)寬度增大電場(chǎng)強(qiáng)度，但是單邊突變結(jié)在實(shí)際工藝中很難實(shí)現(xiàn)，可能會(huì)導(dǎo)致實(shí)質(zhì)性的制造差異。

本文提出了一種窄禁帶縱向隧穿場(chǎng)效應(yīng)晶體管（SiGe-TFET），通過在縱向TFET外延隧穿區(qū)使用SiGe材料，縮短載流子隧穿距離，增大隧穿幾率，器件具有高開態(tài)電流、低亞閾值擺幅和低關(guān)態(tài)泄漏電流的特點(diǎn)；文章第2節(jié)主要描述器件結(jié)構(gòu)及工作原理；第3節(jié)給出仿真結(jié)果；第4節(jié)得出最終結(jié)論。

2 器件結(jié)構(gòu)和工作原理

隧穿場(chǎng)效應(yīng)晶體管的本質(zhì)是一個(gè)柵壓控制的P-I-N結(jié)。與MOSFET器件類似的是，TFET器件也是由柵極、源極及漏極等電極構(gòu)成，不同的是MOSFET器件的溝道是指柵極下方的反型層，而TFET器件的溝道是指柵極下方的隧穿區(qū)域。按照隧穿方向與柵電場(chǎng)的關(guān)系，可以分為兩種隧穿場(chǎng)效應(yīng)晶體管，如圖2.1所示：當(dāng)隧穿方向與柵電場(chǎng)方向垂直時(shí)，該隧穿場(chǎng)效應(yīng)晶體管為橫向TFET器件；當(dāng)隧穿方向平行于柵電場(chǎng)方向時(shí)，該隧穿場(chǎng)效應(yīng)晶體管為縱向TFET器件。

圖2.1 （a）傳統(tǒng)橫向Si-TEFT結(jié)構(gòu) （b）具有外延隧穿區(qū)的縱向TFET結(jié)構(gòu)

隨著超薄外延生長技術(shù)的發(fā)展，采用半導(dǎo)體異質(zhì)結(jié)材料制造晶體管成為可能。與全Si-TFET相比，在器件中使用SiGe、InAs等窄禁帶材料，可以有效地減小隧穿區(qū)的禁帶寬度，提高載流子的隧穿電流。本次研究采用基于異質(zhì)外延區(qū)的縱向TFET結(jié)構(gòu)，如圖2.1（b）所示，包括半導(dǎo)體襯底、源區(qū)、本征區(qū)、漏區(qū)、外延區(qū)、高K柵氧化層及金屬柵。外延區(qū)采用SiGe以提高隧穿幾率，位于源區(qū)與本征區(qū)上方。為增強(qiáng)導(dǎo)通電流源區(qū)采用1×10²⁰cm^-3的重?fù)诫s，漏極為1×10¹⁸cm^-3的中等濃度摻雜用來抑制TFET雙極導(dǎo)通效應(yīng)；本征區(qū)為寬度20nm，濃度1×10¹⁵cm^-3的輕摻雜區(qū)；柵氧化層采用5nm厚度的HfO2。定義電流分別為10^-7A /μm和10^-13A /μm時(shí)所對(duì)應(yīng)的電壓為閾值電壓V_T和開啟電壓V_OFF，開態(tài)電流I_ON定義為柵電壓等于（V_OFF+1）V時(shí)所對(duì)應(yīng)的電流值，閾值電壓VT和開啟電壓V_OFF兩點(diǎn)之間的斜率作為平均亞閾值擺幅（SS_avg）：

TFET器件的導(dǎo)通電流主要取決于隧穿幾率，利用三角形勢(shì)壘近似來計(jì)算隧穿，隧穿幾率可以表示成：

式中，m*為電子的有效質(zhì)量，E_G為隧穿區(qū)材料的禁帶寬度，q為電子電荷，h為普朗克常數(shù)除以2π的值，E為電場(chǎng)強(qiáng)度。通過對(duì)導(dǎo)帶和價(jià)帶態(tài)密度進(jìn)行積分可以得到外加偏壓V時(shí)的隧穿電流：

從上述結(jié)果可以清楚的看出，為了提高隧穿電流，器件隧穿區(qū)的電場(chǎng)強(qiáng)度應(yīng)很大，而禁帶寬度應(yīng)盡可能的小，即隧穿距離越小，則隧穿電流越大。傳統(tǒng)橫向Si-TFET，縱向Si-TFET和縱向SiGe-TFET帶帶隧穿能帶圖如圖2.2所示。對(duì)于橫向隧穿TFET結(jié)構(gòu)，柵極只能控制使源區(qū)與本征區(qū)界面表面區(qū)域發(fā)生隧穿，隧穿區(qū)域面積很小導(dǎo)致無法獲得較大的開態(tài)電流。而縱向隧穿TFET的載流子隧穿區(qū)域面積正比于柵極覆蓋源區(qū)/外延區(qū)的面積，隧穿面積相比橫向隧穿大得多，器件驅(qū)動(dòng)電流較高。

圖2.2 （a）橫向Si-TEFT能帶圖 （b）縱向Si-TFET能帶圖 （c）縱向SiGe-TFET能帶圖

SiGe-TFET則是在縱向TFET的外延隧穿區(qū)采用了高Ge組分的SiGe材料，SiGe材料的禁帶寬度和Ge組分有直接關(guān)系，忽略材料之間的應(yīng)力，禁帶寬度與Si1-xGex材料Ge組分之間的關(guān)系可以表示為：

Ge組分越高，材料禁帶寬度越小。從圖2.2（c）也可以看出，將SiGe材料應(yīng)用于外延隧穿區(qū)可以有效地降低該區(qū)的帶隙并促進(jìn)載流子的隧穿。TFET關(guān)態(tài)泄漏電流路徑主要存在于橫向P-I-N結(jié)，當(dāng)使用具有高Ge含量的SiGe材料時(shí)，反向泄漏電流也會(huì)增加。在SiGe-TFET的設(shè)計(jì)中，外延隧穿區(qū)的厚度只有5nm左右，SiGe材料的面積很小，因此這種設(shè)計(jì)可以減少關(guān)斷電流的增加，能夠同時(shí)滿足高導(dǎo)通電流和低關(guān)態(tài)泄漏電流的要求。

3 仿真結(jié)果

器件仿真使用了Synopsys公司的Sentaurus TCAD工具，采用了動(dòng)態(tài)非局部帶帶隧穿模型，該模型用Wentzel-Kramer-Brillouin（WKB）近似來捕獲穿越所有可能結(jié)和表面的隧穿。SRH（Shockley-Read-Hall）復(fù)合模型，遷移率模型，F(xiàn)ermi-Dirac統(tǒng)計(jì)分布模型和禁帶寬度變窄模型被用來仿真器件電學(xué)特性。

P型TFET與N型TFET相反，帶帶隧穿開始于重?fù)诫s的N+源區(qū)，空穴從源區(qū)導(dǎo)帶隧穿進(jìn)入溝道區(qū)中的價(jià)帶，器件在大的負(fù)柵極電壓下導(dǎo)通。采用SiGe作為外延區(qū)材料的N型TFET與 P型TFET，外延隧穿區(qū)的Ge含量相同，禁帶寬度相同，因此在相同柵壓下隧穿距離一樣， N型TFET與P型TFET隧穿幾率相近，由此得到互補(bǔ)的轉(zhuǎn)移特性曲線。

圖3.1 左：三種TFET轉(zhuǎn)移特性曲線圖 右：Ge組分對(duì)SiGe-TEFT電學(xué)特性的影響

圖3.1左圖展示了參數(shù)優(yōu)化過后的N型與P型橫向Si-TFET，縱向Si-TFET和縱向SiGe-TFET在VD =±1V下的轉(zhuǎn)移特性的比較?？梢钥闯?，無論是N型還是P型TFET，縱向SiGe-TFET的隧穿電流明顯大于另外兩種結(jié)構(gòu)的隧穿電流。右圖顯示了SiGe-TEFT在外延區(qū)Ge組分不同的情況下，N型TFET與P型TFET轉(zhuǎn)移特性。通過在外延區(qū)中使用SiGe材料，器件開啟電壓V_OFF將隨Ge組分的增加而減小，導(dǎo)通電流與反向泄漏電流都將隨著Ge含量的增加而增加。

表3.1 三種結(jié)構(gòu)TFET開態(tài)電流和平均亞閾值擺幅對(duì)比

4 結(jié)論

本文提出了一種新型的異質(zhì)結(jié)隧穿場(chǎng)效應(yīng)晶體管。通過在外延隧穿區(qū)使用SiGe材料，縱向SiGe -TFET可以在保證低關(guān)態(tài)電流的同時(shí)，有效提升N型TFET和P型TFET的驅(qū)動(dòng)電流，并降低亞閾值擺幅。結(jié)果表明，導(dǎo)通電流由36μA/μm增加到92μA/μm，平均亞閾值擺幅從32mV/dec降低到15mV/dec。同時(shí)，基于此結(jié)構(gòu)的N型TFET和P型TFET可以采用同一種器件結(jié)構(gòu)，僅需要改變相應(yīng)區(qū)域的摻雜類型，就可以構(gòu)成類似CMOS的互補(bǔ)隧穿場(chǎng)效應(yīng)晶體管，這意味著其在未來超低壓應(yīng)用中具有巨大的潛力。

參考文獻(xiàn)

[1]    Q. Zhang, W. Zhao, and A. Seabaugh, “Low subthreshold-swing tunnel transistors,” IEEE Electron Device Lett., vol. 27, no. 4, pp. 297–300, Apr. 2006.

[2]    W. Y. Choi, B.-G. Park, J. D. Lee, and T.-J. K. Liu, “Tunneling field-effect transistors (TFETs) with subthreshold swing (SS) less than 60 mV/dec,” IEEE Electron Device Lett., vol. 28, no. 8, pp. 743–745, Aug. 2007.

[3]    A. C. Seabaugh and Q. Zhang, "Low-Voltage Tunnel Transistors for Beyond CMOS Logic," Proceedings of the IEEE, vol. 98, no. 12, pp. 2095-2110, Dec. 2010.

[4]    W. Y. Choi and W. Lee, "Hetero-Gate-Dielectric Tunneling Field-Effect Transistors," IEEE Transactions on Electron Devices, vol. 57, no. 9, pp. 2317-2319, Sept. 2010.

[5]    K. Boucart and A. M. Ionescu, "Double-Gate Tunnel FET with High-k Gate Dielectric," IEEE Transactions on Electron Devices, vol. 54, no. 7, pp. 1725-1733, July 2007.

[6]    S. H. Kim, Z. A. Jacobson and T. K. Liu, "Impact of Body Doping and Thickness on the Performance of Germanium-Source TFETs," in IEEE Transactions on Electron Devices, vol. 57, no. 7, pp. 1710-1713, July 2010.

[7]    S. Mookerjea and S. Datta, "Comparative Study of Si, Ge and InAs based Steep SubThreshold Slope Tunnel Transistors for 0.25V Supply Voltage Logic Applications," 2008 Device Research Conference, Santa Barbara, CA, 2008, pp. 47-48.

[8]    R. Jhaveri, V. Nagavarapu and J. C. S. Woo, "Effect of Pocket Doping and Annealing Schemes on the Source-Pocket Tunnel Field-Effect Transistor," in IEEE Transactions on Electron Devices, vol. 58, no. 1, pp. 80-86, Jan. 2011.

[9]    D. B. Abdi and M. J. Kumar, "In-Built N+ Pocket p-n-p-n Tunnel Field-Effect Transistor," in IEEE Electron Device Letters, vol. 35, no. 12, pp. 1170-1172, Dec. 2014.