Chiplet正當紅 —— 它為何引得芯片巨頭紛紛入局？

近年來，AMD、英特爾、臺積電、英偉達等國際芯片巨頭均開始紛紛入局Chiplet。同時，隨著入局的企業(yè)越來越多，設計樣本也越來越多，開發(fā)成本也開始下降，大大加速了Chiplet生態(tài)發(fā)展。

據Omdia報告，到2024年，Chiplet的市場規(guī)模將達到58億美元，2035年則超過570億美元，Chiplet的全球市場規(guī)模將迎來快速增長。

什么是“Chiplet”？

Intel創(chuàng)始人戈登?摩爾在1965年提出了他的預測：“集成電路上的器件數量每隔十八個月將翻一番”，這就是我們今天所熟知的摩爾定律。六十多年后的今天，整個集成電路產業(yè)的發(fā)展依然以它們?yōu)榛?/p>

在一種材料上做出所有電路需要的器件才是電路微型化的出路，只需要一種半導體材料就能將所有電子器件集成起來，我們稱之為同構集成（Homogeneous integration）?，F在，在一平方毫米的硅片上可集成的器件數量輕松超過一億只，主流芯片都集成了百億量級的晶體管。

同構集成技術的發(fā)展已經如此成熟，不可避免地會經歷走向終結的過程，在同構集成逐漸成熟并難以再持續(xù)發(fā)展的過程中，必須尋找一種新的集成方式來延續(xù)，這就是異構集成（Heterogeneous integration）。異構集成以更靈活的方式讓功能單位在系統空間進行集成，并讓系統空間的功能密度持續(xù)增長，只是這種增長不再以指數方式增長，異構集成的單元可稱之為Chiplet。

傳統系統單晶片的做法是將每一個元件放在單一裸晶上，造成功能愈多，硅芯片尺寸愈大。Chiplet的做法是將大尺寸的多核心設計分散到個別微小裸芯片，例如處理器、類比元件、儲存器等，再用立體堆迭的方式，以先進封裝技術提供的高密度互聯將多顆Chiplet包在同一個封裝體內，做成一顆芯片，而這個技術趨勢，也會讓原本使用不同工具鏈與設備的前后段半導體制程，變得越來越相似。

其實Chiplet的概念最早源于1970年代誕生的多芯片模組，即由多個同質或異質等較小的芯片組成大芯片，也就是從原來設計在同一個SoC中的芯片，被分拆成許多不同的小芯片分開制造再加以封裝或組裝，故稱此分拆之芯片為小芯片Chiplet。

Chiplet的概念其實很簡單，就是硅片級別的重用。從系統端出發(fā)，首先將復雜功能進行分解，然后開發(fā)出多種具有單一特定功能、可相互進行模塊化組裝的裸芯片，如實現數據存儲、計算、信號處理、數據流管理等功能，并最終以此為基礎，建立一個Chiplet的芯片網絡。

我們可以這樣理解，Chiplet是搭積木造芯片的模式，它是一類滿足特定功能的die，是通過die-to-die內部互聯技術將多個模塊芯片與底層基礎芯片封裝在一起，構成多功能的異構System in Packages（SiPs）芯片的模式。理論上講，這種技術是一種短周期、低成本的集成第三方芯片（例如I/O、存儲芯片、NPU等）的技術。

Chiplet為何開始備受矚目？

事實上，Chiplet并非是一個新的概念，早在十年前就已提出，那為何如今成為芯片巨頭們爭相競技的焦點？

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IP核對應描述功能行為的不同分為三類，即軟核（Soft IP Core）、固核（Firm IP Core）和硬核（Hard IP Core）。當IP硬核是以硅片的形式提供時，就變成了Chiplet。

設計一個SoC系統級芯片，以前的方法是從不同的IP供應商購買一些IP，軟核、固核或硬核，結合自研的模塊，集成為一個SoC，然后在某個芯片工藝節(jié)點上完成芯片設計和生產的完整流程。而Chiplet的出現，對于某些IP而言，不需要自己做設計和生產，只需要購買IP，然后在一個封裝里集成起來，形成一個SiP。

隨著垂直領域智能化需求的持續(xù)增加，針對某項應用的專用芯片與高性能邏輯芯片、存儲芯片協同工作成為主流，這是Chiplet模式發(fā)展的基礎。因而，傳統專攻垂直領域計算芯片廠商轉行開發(fā)Chiplet芯片有著巨大優(yōu)勢。

此外，目前越來越多的制造業(yè)企業(yè)在自研芯片。Chiplet模式適用于小批量生產，開發(fā)成本低，研制周期短。對于新進入者，尤其是配套自用的企業(yè)，這無疑具有很大的吸引力。

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隨著摩爾定律的不斷延伸，芯片也在不斷向先進制程發(fā)展，流片費用變得越來越高昂，流片成功率也變得越來越低，因而芯片成本也在不斷提升。

先進制程芯片的設計成本大幅增加。IBS數據顯示，22nm制程之后每代技術設計成本增加均超過50%。設計一顆28nm芯片成本約為5000萬美元，而7nm芯片則需要3億美元，3nm的設計成本可能達到15億美元。

由于先進制程成本急速上升，Chiplet采不同于SoC設計的方式，將大尺寸的多核心的設計，分散到較小的小芯片，更能滿足現今高效能運算處理器的需求；而彈性的設計方式不僅提升靈活性，也能有更好的良率及節(jié)省成本優(yōu)勢，并減少芯片設計時程，加速芯片Time to market（上市）的時間。綜合而言，相對于SoC，Chiplet將有設計彈性、成本節(jié)省、加速上市等三大優(yōu)勢。

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此外，Chiplet芯片也不需要采用同樣的工藝，不同工藝生產制造的Chiplet可以通過SiP技術有機地結合在一起。將不同材料的半導體集成為一體 —— 即異質集成（HeteroMaterial Integration），可產生尺寸小、經濟性好、設計靈活性高、系統性能更佳的產品。將Si、GaN、SiC、InP生產加工的Chiplet通過異質集成技術封裝到一起，形成不同材料的半導體在同一款封裝內協同工作的場景。

在單個襯底上橫向集成不同材料的半導體器件（硅和化合物半導體）以及無源元件（包括濾波器和天線）等是Chiplet應用中比較常見的集成方式。

目前不同材料的多芯片集成主要采用橫向平鋪的方式在基板上集成，對于縱向堆疊集成，則傾向于堆疊中的芯片采用同種材質，從而避免了由于熱膨脹系統等參數的不一致而導致的產品可靠性降低。

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AI芯片適用于Chiplet模式。在現有算法框架下，AI芯片就是一類專用芯片，在Chiplet模式下，與邏輯、存儲芯片共存是非常適于AI芯片的工作方式。Chiplet芯片一般采用3D集成方案，減小了芯片面積，擴展了空間。這有利于滿足市場對AI芯片算力提升和成本降低的需求。

對于云端AI加速場景，Host CPU和AI加速芯片的互聯以及多片AI加速芯片間的互聯，目前主要通過PCIe、NvLink或者直接用SerDes等。如果采用Chiplet技術實現片上互聯，帶寬、延時和功耗都會有巨大的改善。

集成電路作為高技術型產業(yè)，任何一項新技術的出現都需要很長的時間來進行摸索。目前Chiplet還是一個比較新的技術，許多芯片玩家‘嗅’到了這個領域的市場機遇便開始紛紛入局，芯片設計企業(yè)、系統架構企業(yè)等紛紛開始做Chiplet，形成了新的生態(tài)環(huán)境，但如今這個生態(tài)環(huán)境還沒有一個很好的領軍企業(yè)來牽頭，也使得如今Chiplet的生態(tài)環(huán)境還比較混亂，并不穩(wěn)定。

若代工技術成熟，Chiplet可能在產業(yè)鏈中催生兩種新角色，一種是Chiplet模塊芯片供應商，一種是使用模塊芯片的系統集成商。目前的AI芯片廠商，有的以供應IP或外接加速芯片為主，有的做集成AI加速功能的SoC芯片。對于前者，進化為Chiplet模塊芯片供應商是個很好的選擇。后者則可直接做模塊芯片的系統集成商，這樣能夠極大縮短芯片開發(fā)時間。目前在IoT領域已有這樣的供應商和集成商出現。

Chiplet所面臨的最大挑戰(zhàn)

根據市場研究機構Omdia預估，全球基于Chiplet技術所制造的半導體芯片可服務市場規(guī)模，將由2018年6.45億美元成長至2024年58億美元。其中MPU芯片可服務市場規(guī)模則由4.52億美元，提升為24億美元，持續(xù)占最大分額。隨著圖形處理、安全引擎、人工智能（AI）整合、低功耗物聯網控制器等各種異構應用處理器需求的提升，預估2035年全球Chiplet可服務市場規(guī)模將一步提高至570億美元。

Chiplet模式的發(fā)展核心在于構建一個豐富的模塊芯片庫，使它們可以被自由選擇，通過先進封裝技術集成為復雜的異構系統，其發(fā)展目前主要面臨以下挑戰(zhàn)。

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首先當然是集成技術的挑戰(zhàn)。chiplet模式的基礎還是先進的封裝技術，這部分主要看foundry和封裝廠商。隨著先進工藝部署的速度減緩，封裝技術逐漸成為大家關注的重點。

在傳統的封裝設計中，IO數量一般控制在幾百或者數千個，Bondwire工藝一般支持的IO數量最多數百個，當IO數量超過一千個時，多采用FlipChip工藝。在Chiplet設計中，IO數量有可能多達幾十萬個，為什么會有這么大的IO增量呢？

我們知道，一塊PCB的對外接口通常不超過幾十個，一款封裝對外的接口為幾百個到數千個，而在芯片內部，晶體管之間的互聯數量則可能多達數十億到數百億個。越往芯片內層深入，其互聯的數量會急劇增大。Chiplet是大芯片被切割成的小芯片，其間的互聯自然不會少，經常一款Chiplet封裝的硅轉接板超過100K+的TSV，250K+的互聯，這在傳統封裝設計中是難以想象的。

將多個模塊芯片集成在一個SiP中需要高密度的內部互連線?？赡艿姆桨赣泄鑙nterposers技術、硅橋技術和高密度Fan-Out技術，不論采取那種技術，互連線（微凸）尺寸都將變得更小，這要求互連線做到100%的無缺陷。因為互聯缺陷可能導致整個SiP芯片不工作。

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Chiplet的設計也對EDA軟件提出了新的挑戰(zhàn)，Chiplet技術需要EDA工具從架構探索、芯片設計、物理及封裝實現等提供全面支持，以在各個流程提供智能、優(yōu)化的輔助，避免人為引入問題和錯誤。

Cadence、Synopsys、Siemens EDA（Mentor）等傳統的集成電路EDA公司都相繼推出支撐Chiplet集成的設計仿真驗證工具。

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除了集成技術之外，Chiplet模式能否成功的另一個大問題是質量保障。我們在選擇IP的時候，除了PPA（power，performance and cost）之外，最重要的一個考量指標就是IP本身的質量問題。IP本身有沒有bug，接入系統會不會帶來問題，有沒有在真正的硅片上驗證過等等。在目前的IP復用方法中，對IP的測試和驗證已經有比較成熟的方法。但是對于Chiplet來說，這還是個需要探索的問題。

相對傳統IP，Chiplet是經過硅驗證的產品，本身保證了物理實現的正確性。但它仍然有個良率的問題，而且如果SiP其中的一個硅片有問題，則整個系統都會受影響，代價很高。因此，集成到SiP中的Chiplet必須保證100%無故障。從這個問題延伸，還有集成后的SiP如何進行測試的問題。將多個Chiplet封裝在一起后，每個Chiplet能夠連接到的芯片管腳更為有限，有些Chiplet可能完全無法直接從芯片外部管腳直接訪問，這也給芯片測試帶來的新的挑戰(zhàn)。

有一點目前還不是很清楚：一旦它們被制造出來交給集成商和封裝廠以后, 誰將來負責這些芯片組。