摩爾定律如何繼續(xù)延續(xù)：3D堆疊技術或許是答案

眾所周知，在芯片領域有一個定律非常出名，那就是摩爾定律。它是由英特爾的創(chuàng)始人之一戈登·摩爾提出來的。其主要內(nèi)容就是，芯片上的晶體管密度每18個月就會翻一番，隨之而來的便是芯片性能的翻倍。

隨著摩爾定律經(jīng)過數(shù)十載的發(fā)展，目前片上晶體管的尺寸已經(jīng)離技術極限不遠。這意味著按照摩爾定律進一步縮減晶體管特征尺寸的難度越來越大，半導體工藝下一步發(fā)展走到了十字路口。在逼近物理極限的情況下，新工藝研發(fā)的難度以及人力和資金的投入，也是呈指數(shù)級攀升，因此，業(yè)界開始向更多方向進行探索。

在這樣的情況下，是否要進一步通過縮小晶體管特征尺寸來繼續(xù)半導體行業(yè)的發(fā)展成為了一個問題。一個方向當然是延續(xù)摩爾定律的路子繼續(xù)縮小特征尺寸，引入新的光刻技術，引入新的器件等等：例如三星就發(fā)布了用于3nm的Gate All-Around FET路線圖，但是隨著性能和經(jīng)濟學推動力變?nèi)?，這樣的路徑還能走多遠？

另一個方向就是用其他的路徑來代替摩爾定律通過縮小晶體管特征尺寸實現(xiàn)的經(jīng)濟學和性能推動力，來延續(xù)半導體行業(yè)的發(fā)展。

3D堆疊技術出現(xiàn)的原因

現(xiàn)代芯片的功能越來越復雜，芯片尺寸也越來越大，導致工藝技術越來越復雜，由此帶來了成本問題：不但制造成本高，設計成本也越來越高。為了應對這個問題，很多人想到了使用模塊化設計方法，即把功能塊分離成小型模塊，做成一個個高良率、低成本的芯粒，然后根據(jù)需要靈活組裝起來，即把芯片合理剪裁到各種不同的應用。

近年來，學術界和產(chǎn)業(yè)界都在進行芯粒的研發(fā)工作。芯粒一般可以通過2.5D架構的中介層來組裝或堆疊。2.5D技術是指將多塊芯片粒在硅載片（silicon interposer）上使用互聯(lián)線連接在一起，由于硅載片上的互聯(lián)線密度可以遠高于傳統(tǒng)PCB上的互聯(lián)線密度，因此可以實現(xiàn)高性能互聯(lián)。其典型的技術即TSMC推出的CoWoS，InFO以及Intel的EMIB等技術。

而傳統(tǒng)的3D IC技術則是將多塊芯片堆疊在一起，并使用TSV技術將不同的芯片做互聯(lián)。目前，3D IC主要用在內(nèi)存芯片之間的堆疊架構和傳感器的堆疊，而2.5D技術則已經(jīng)廣泛應用在多款高端芯片組中。另外3D和2.5D之間也不是完全對立，例如在HBM內(nèi)存中，多塊內(nèi)存之間使用3D IC集成，而內(nèi)存與主芯片之間則使用2.5D技術集成在一起。

現(xiàn)在，抓住先進封裝和3D集成提供的機會，芯粒為安全可靠的電子系統(tǒng)設計開辟了新的領域。通過調(diào)整放置在一個芯片封裝中的芯粒數(shù)量，就可以創(chuàng)建不同規(guī)模的系統(tǒng)，大大提升了系統(tǒng)設計的靈活性和可擴展性，同時也大大降低了研發(fā)成本，縮短了研發(fā)周期。

什么是3D堆疊技術？

從世界第一款CPU誕生開始到今天，甚至包括摩爾定律本身，都是在二維層面展開的。也就是說，研究重點都放在如何實現(xiàn)單位面積上元器件數(shù)量的增加以及微觀精度的改進，而3D堆疊的概念是把一塊芯片從二維展開至三維，那接下來我們就來了解一下什么叫做3D堆疊。

大家都知道CPU是一個超大規(guī)模的集成電路板，指甲蓋兒大小的芯片上安置著數(shù)以億計的晶體管，再也留不出任何空白的地方，那為何不再疊加一張紙放在它的上面呢？3D堆疊由此產(chǎn)生。

3D堆疊技術是利用堆疊技術或通過互連和其他微加工技術在芯片或結(jié)構的Z軸方向上形成三維集成，信號連接以及晶圓級，芯片級和硅蓋封裝具有不同的功能。針對包裝和可靠性技術的三維堆疊處理技術。該技術用于微系統(tǒng)集成，是在片上系統(tǒng)（SOC）和多芯片模塊（MCM）之后開發(fā)的先進的系統(tǒng)級封裝制造技術。

所謂的3D堆疊技術其實很好理解，就是在原本的封裝體里面，封裝進兩個以上不同功能的芯片，一般都是在不改變原本的封裝體積大小，而在垂直方向進行的芯片疊放，這種技術所帶來的特點就是改變了原有的在單位面積上不斷增加晶體管的方式，而是在垂直方向上進行芯片疊放，自然也會實現(xiàn)芯片的功能多樣化。

總體上看，3D堆疊技術在集成度、性能、功耗等方面更具優(yōu)勢，同時設計自由度更高，開發(fā)時間更短，是各封裝技術中最具發(fā)展前景的一種。當前，隨著高效能運算、人工智能等應用興起，加上用于提供多個晶圓垂直通信的TSV技術愈來愈成熟，可以看到越來越多的CPU、GPU和存儲器開始采用3D堆疊技術。

在傳統(tǒng)的SiP封裝系統(tǒng)中，任何芯片堆棧都可以稱為3D，因為在Z軸上功能和信號都有擴展，無論堆棧位于IC內(nèi)部還是外部。目前，3D芯片技術的類別如下：

1.基于芯片堆疊的3D技術

3D IC的初始形式仍廣泛用于SiP領域。具有相同功能的裸芯片從下到上堆疊以形成3D堆疊，然后通過兩側(cè)的接合線進行連接，最后以系統(tǒng)級封裝（System-in-Package，SiP）的形式連接。堆疊方法可以是金字塔形，懸臂式，并排堆疊和其他方法。

另一種常見的方式是將一顆倒裝焊（flip-chip）裸芯片安裝在SiP基板上，另外一顆裸芯片以鍵合的方式安裝在其上方，如下圖所示，這種3D解決方案在手機中比較常用。

2.基于有源TSV的3D技術

在這種3D集成技術中，至少一個裸芯片與另一個裸芯片堆疊在一起。下部裸芯片使用TSV技術，上部裸芯片通過TSV與下部裸芯片和SiP基板通信 。

以上的技術都是指在芯片工藝制作完成后，再進行堆疊形成3D，其實并不能稱為真正的3D IC技術。這些手段基本都是在封裝階段進行，我們可以稱之為3D集成、3D封裝或者3D SiP技術。

3.基于無源TSV的3D技術

在SiP基板與裸芯片之間放置一個中介層（interposer）硅基板，中介層具備硅通孔（TSV），通過TSV連結(jié)硅基板上方與下方表面的金屬層。有人將這種技術稱為2.5D，因為作為中介層的硅基板是無源被動元件，TSV硅通孔并沒有打在芯片本身上。如下圖所示：

4.基于芯片制造的3D技術

當前，基于芯片制造的3D技術主要應用于3D NAND FLASH。東芝和三星在3D NAND方面的開拓性工作帶來了兩項主要的3D NAND技術。3D NAND現(xiàn)在可以達到64層甚至更高的層，其輸出已經(jīng)超過2D NAND。

東芝開發(fā)了Bit Cost Scalable（BiCS）的工藝。BiCS工藝采用了一種先柵極方法（gate-first approach），這是通過交替沉積氧化物（SiO）層和多晶硅（pSi）層實現(xiàn)的。然后在這個層堆疊中形成一個通道孔，并填充氧化物-氮化物-氧化物（ONO）和 pSi。然后沉積光刻膠，通過一個連續(xù)的蝕刻流程，光刻膠修整并蝕刻出一個階梯，形成互連。最后再蝕刻出一個槽并填充氧化物。如下圖所示：

三星則開發(fā)了Terabit Cell Array Transistor（TCAT）工藝。TCAT是一種后柵極方法（gate-last approach），其沉積的是交替的氧化物和氮化物層。然后形成一個穿過這些層的通道并填充ONO和pSi。然后與BiCS工藝類似形成階梯。最后，蝕刻一個穿過這些層的槽并去除其中的氮化物，然后沉積氧化鋁（AlO）、氮化鈦（TiN）和鎢（W）又對其進行回蝕（etch back），最后用塢填充這個槽。如下圖所示：

不過，目前3D芯片技術仍有不同層面的問題必須克服，包括設計能力的建構、是否可以達到最佳效益化、可靠度信賴度提升、成本的控制、測試與檢驗能力、整體供應鏈結(jié)構、新材料開發(fā)、細微化連接技術等都需要突破性的發(fā)展。

從當前市場情況來看，用于3D芯片設計的EDA工具多是以點工具為主，這些工具之間的脫節(jié)也拉長了芯片設計的周期。片面的EDA工具也會導致堆疊中單個裸片設計過度，從而增加芯片設計的成本。

國際大廠們之間的“3D堆疊大戰(zhàn)”

· 美國加州圣塔克拉拉第二十四屆年度技術研討會上，臺積電首度對外界公布創(chuàng)新的系統(tǒng)整合單芯片（SoIC）多芯片3D堆疊技術。SoIC技術是采用硅穿孔（TSV）技術，可以達到無凸起的鍵合結(jié)構，可以把很多不同性質(zhì)的臨近芯片整合在一起，而且當中最關鍵、最神秘之處，就在于接合的材料，號稱是價值高達十億美元的機密材料，因此能直接透過微小的孔隙溝通多層的芯片，達成在相同的體積增加多倍以上的性能。

· 困于10nm的英特爾也在這方面尋找新的機會，推出其業(yè)界首創(chuàng)的3D邏輯芯片封裝技術 —— Foveros，F(xiàn)overos首次引入3D堆疊的優(yōu)勢，可實現(xiàn)在邏輯芯片上堆疊邏輯芯片。所以，“Foveros”邏輯芯片3D堆疊實際上并不是一種芯片，而是稱之為邏輯晶圓3D堆疊技術。設計人員可在新的產(chǎn)品形態(tài)中“混搭”不同的技術專利模組與各種存儲芯片和I/O配置。并使得產(chǎn)品能夠分解成更小的“經(jīng)畔組合”，其中I/O、SRAM和電源傳輸電路可以整合在基礎晶圓中，而高性能邏輯“晶圓組合”則堆疊在頂部。

英特爾今年7月展現(xiàn)了RibbonFET新型晶體管架構，作為FinFET的替代。全新的封裝方式可以將NMOS和PMOS堆疊在一起，緊密互聯(lián)，從而在空間上提高芯片的晶體管密度。這種方式能在制程不便的情況下，將晶體管密度提升30%至50%，延續(xù)摩爾定律。

官方表示，該方案有較高的靈活性，支持客戶依據(jù)不同的需求靈活定制芯片組合。此外，英特爾呼吁業(yè)界制定統(tǒng)一的標準，便于不同芯片之間的互聯(lián)。

· AMD正式對外發(fā)布了旗下首款采用3D V-Cache技術的服務器處理器EPYC Milan-X，在保留了Zen 3架構的同時，通過增加緩存進一步提高處理器在密集型工作負載計算時的性能。

· 格芯于近日宣布推出適用于高性能計算應用的高密度3D堆疊測試芯片，該芯片采用格芯 12nm Leading-Performance (12LP) FinFET 工藝制造，運用Arm 3D網(wǎng)狀互連技術，核心間數(shù)據(jù)通路更為直接，可降低延遲，提升數(shù)據(jù)傳輸率，滿足數(shù)據(jù)中心、邊緣計算和高端消費電子應用的需求。

“3D堆疊”的散熱問題

3D堆疊的好處在于縮短了電流傳遞路徑，也就是會降低功耗。不過，3D封裝的挑戰(zhàn)在于如何控制發(fā)熱。如何解決“3D堆疊”的散熱問題?   

“3D堆疊”隨著堆疊元器件的增多，集中的熱量如何有效散出去也成了大問題。目前AMD計劃在3D堆棧的內(nèi)存或邏輯芯片中間插入一個熱電效應散熱模塊（TEC），原理是利用帕爾貼效應（Peltier Effect）。按照AMD的描述，利用帕爾貼效應，位于熱電偶上方和下方的上下內(nèi)存/邏輯芯片，不管哪一個溫度更高，都可以利用熱電偶將熱量吸走，轉(zhuǎn)向溫度更低的一側(cè)，進而排走。

不過也有不少問題AMD沒有解釋清楚，比如會不會導致上下的元器件溫度都比較高?熱電偶本身也會耗電發(fā)熱又如何處理？

在美國國防先進研究計劃局資助下，IBM研究出嵌入式散熱方式解決3D堆疊芯片散熱問題。芯片嵌入式冷卻技術通過將熱提取電介質(zhì)流體（如制冷系統(tǒng)中使用的電介質(zhì)流體）泵入微小間隙中，不超過一根頭發(fā)直徑級別的堆棧。所使用的介電流體可以與電連接接觸，因此不限于芯片或堆棧的一部分。該方案非常有利于芯片堆棧的散熱，例如將存儲器和加速器芯片置于堆棧中的高功率芯片之上，這可以提高從圖形渲染到深度學習算法的各種速度。

其實，早在2017年的IEDM大會上，比利時微電子研究中心（IMEC）宣布針對高性能計算系統(tǒng)首次實現(xiàn)了基于沖擊射流冷卻的高效率、低成本散熱技術。主要面向散熱問題日益突出的3D堆疊高性能計算系統(tǒng)（High performance computation，HPC）。其散熱性能達到0.15cm2K/W, 同時散熱系統(tǒng)的泵功率可以降低到0.4W。