低功耗精密信號鏈應(yīng)用最重要的時序因素有哪些？第二部分

本文介紹低功耗系統(tǒng)在降低功耗的同時保持精度所涉及的時序因素和解決方案，以滿足測量和監(jiān)控應(yīng)用的要求。本文說明當(dāng)所選ADC是逐次逼近寄存器(SAR) ADC時的時序影響因素。∑-Δ架構(gòu)的時序考慮因素有所不同（參見本系列文章的 第一部分 ）。本文探討信號鏈在模擬前端時序、ADC時序和數(shù)字接口時序方面的考慮。

模擬前端時序考量

圖1中的三個模塊可以分別予以考慮，從模擬前端(AFE)開始。信號鏈的類型會改變AFE，但有一些共同方面適用于大多數(shù)電路。

圖1. 使用多路復(fù)用SAR ADC的AFE時序考量

圖2顯示了構(gòu)成AFE的 AD4696 SAR ADC、外部放大器和低通濾波器。AD4696是一款具有Easy Drive?特性的16位1 MSPS多路復(fù)用SAR ADC。雖然需要外部放大器和電路以與外部傳感器接口，但Easy Drive特性（例如模擬輸入高阻模式和基準(zhǔn)輸入高阻模式）降低了模擬輸入和基準(zhǔn)電壓驅(qū)動要求。在較高功率應(yīng)用中，SAR ADC的抗混疊濾波器設(shè)計需要非常強，但對于較低帶寬信號的采樣（這是典型的低功耗應(yīng)用），濾波器設(shè)計的要求不那么高?！?Δ架構(gòu)的優(yōu)點是，我們可以依靠數(shù)字濾波器來確定頻率響應(yīng)，并使用外部抗混疊濾波器以調(diào)制器頻率濾波。在沒有過采樣且以固有質(zhì)量濾波的情況下，需要外部模擬低通濾波器來防止任何高于采樣速率的較高頻率信號混疊到通帶中。低通濾波器還起到如下作用：降低模擬前端電路的寬帶噪聲，減少模擬輸入端發(fā)生的非線性電壓反沖，以及保護(hù)模擬輸入免受過壓事件的影響。同一原則也適用于時序考量。請參閱文章"低功耗精密信號鏈應(yīng)用最重要的時序因素有哪些？——第一部分"中的抗混疊濾波器部分。

SAR ADC的采樣部分整合了采樣保持機(jī)制，該機(jī)制由一個開關(guān)和一個電容組成，可捕獲輸入信號，直至收集到轉(zhuǎn)換結(jié)果為止。

圖2. 帶有外部反沖RC濾波器和驅(qū)動放大器的AD4696 SAR ADC

放大器級的設(shè)計過程分為兩個步驟。第一步是選擇信號調(diào)理放大器和外部抗混疊級，類似于本系列文章第一部分所討論的。下一步是選擇外部驅(qū)動放大器（其帶寬由增益決定；記住需要權(quán)衡功耗與帶寬），它將緩沖信號調(diào)理抗混疊濾波器輸出并驅(qū)動ADC輸入。下一步是設(shè)計反沖濾波器，將總電容CEXT + CDAC作為濾波器的總電容。

多路復(fù)用SAR ADC在切換模擬輸入通道時會發(fā)生反沖問題。每次開關(guān)閉合時，內(nèi)部電容電壓(CDAC)可能與先前存儲在采樣電容(CEXT)上的電壓不同。當(dāng)這些開關(guān)因該電壓差而閉合時，就會出現(xiàn)電壓毛刺。能量將在開關(guān)之間共享，電容端子之間測量的電壓將減半。CEXT和CDAC值會影響濾波器設(shè)計，在設(shè)計電路時需要加以考慮。AD4696數(shù)據(jù)手冊詳細(xì)說明了反沖和ADC驅(qū)動器的選擇，另外還提供了 ADC 驅(qū)動器工具 和頗有幫助的 培訓(xùn)視頻 。

圖3. 高阻模式對反沖的影響

AD4696有一種模擬輸入高阻模式，它會顯著降低電壓反沖的幅度，如圖3所示。模擬輸入高阻模式還能減少前端放大器和AD4696模擬輸入之間的串聯(lián)電阻導(dǎo)致的性能下降；與傳統(tǒng)的多路復(fù)用SAR ADC相比，外部RC濾波器中的電阻可以更大。使用較大REXT和較小CEXT可緩解放大器穩(wěn)定性問題，而不會顯著影響失真性能。但是，如果使能內(nèi)部過壓保護(hù)箝位以避免穩(wěn)定性問題，建議CEXT至少應(yīng)為500 pF。圖3顯示我們可以更快地對所需信號進(jìn)行采樣，從而加快系統(tǒng)時序。

ADC時序考量

ADC的選擇取決于您的系統(tǒng)注重什么特性。有許多文章探討了就性能而言哪一個更合適，并比較了SAR和∑-Δ技術(shù)。在低功耗領(lǐng)域，測量相似信號的SAR和∑-Δ之間存在很大的重疊部分。有一點很清楚，SAR時序更容易理解。

圖4. AFE SAR時序考量

SAR ADC在某個時間點對輸入進(jìn)行采樣，包括采集階段和轉(zhuǎn)換階段。在采集階段，采樣保持網(wǎng)絡(luò)或內(nèi)部容性網(wǎng)絡(luò)充電（圖2）。在轉(zhuǎn)換階段，電容陣列切換到比較器網(wǎng)絡(luò)，DAC上的權(quán)重被修改，直至達(dá)到與模擬輸入相對應(yīng)的數(shù)字碼。

圖5. 典型SAR ADC時序

數(shù)據(jù)手冊說明了最大轉(zhuǎn)換時間，AD4696為415 ns。采集信號的最短轉(zhuǎn)換時間為1715 ns，這是AD4696以500 kSPS運行時的采集時間。轉(zhuǎn)換之間的時間是吞吐速率。

在時序方面，與SAR ADC相關(guān)的主要權(quán)衡是功耗與ADC采樣速率的關(guān)系。SAR ADC的優(yōu)勢在于，采樣速率和電源電流之間具有直接的線性關(guān)系，這意味著它可以根據(jù)目標(biāo)信號的帶寬進(jìn)行調(diào)整。ADC內(nèi)核在轉(zhuǎn)換之間會關(guān)斷，因此當(dāng)以較低采樣速率（例如10 kSPS）運行時，AD4696的典型功耗為0.17 mW，而以1 MSPS運行時功耗為8 mW。因此，這種器件適合于較低采樣速率的電池供電應(yīng)用。

圖6. VDD電流與采樣速率的關(guān)系

圖6顯示了VDD電流。如果降低AD4696的采樣速率，使其以低于100 kSPS的速率工作，而不是以500 kSPS工作，那么IDD電流將從幾乎2.5 mA下降到0.5 mA。如果將采樣速率進(jìn)一步降低到10 kSPS，那么典型IDD電流將降至42 μA。電流的增加速率是線性的。所有數(shù)字和模擬電源電流都以類似的線性方式縮放，因此SAR ADC是用來測量DC轉(zhuǎn)AC信號的有力選擇。

數(shù)字接口時序考量

AD4696有幾個特性是SAR ADC傳統(tǒng)上不具備的，這些特性可以幫助低功耗信號鏈設(shè)計人員節(jié)省更多功耗，但對時序有所影響。

圖7. SAR數(shù)字接口時序考量

與∑-Δ架構(gòu)相比，SAR ADC的吞吐速率更容易計算，因為不需要考慮濾波器延遲：

CHs = 使能的通道數(shù)。

周期時間是CNV上升沿躍遷之間的時間，由采集階段和轉(zhuǎn)換階段組合而成，但可能存在重疊。ADC可以在轉(zhuǎn)換階段仍在進(jìn)行時開始采集信號。SAR ADC上樣本之間的時間可以描述為周期時間tCYC或采樣速率時間tSR。

tCONVERT = 轉(zhuǎn)換時間 tACQ = 采集時間

tCYC = tSR = 采樣頻率的倒數(shù)，即采樣間隔時間

發(fā)生轉(zhuǎn)換的采樣時刻由CNV信號上升沿控制。在大多數(shù)模式下，這是由外部信號提供的。AD4696還有片內(nèi)自動循環(huán)模式，可在內(nèi)部生成轉(zhuǎn)換啟動信號。該信號可啟動轉(zhuǎn)換。AD4696提供多種時序控制器模式，允許用戶以預(yù)定義的方式選擇轉(zhuǎn)換順序和配置，或在不中斷轉(zhuǎn)換的情況下即時控制序列中的下一個通道。

數(shù)字主機(jī)必須在下一次轉(zhuǎn)換開始前回讀數(shù)據(jù)。因此，對于較高速度信號，SCK頻率必須足夠快，以便在下一個CNV上升沿（或在自動循環(huán)模式下的內(nèi)部轉(zhuǎn)換啟動信號）之前從AD4696 SPI回讀數(shù)據(jù)。更快的采樣速率需要更快的SCK頻率，因為轉(zhuǎn)換之間的時間更短。

所需的最低SCK頻率與采樣速率、SPI幀長度（以位為單位）和所用的串行數(shù)據(jù)輸出模式有關(guān)。給定樣本的轉(zhuǎn)換結(jié)果在下一轉(zhuǎn)換階段開始之前可用。因此，SCK頻率必須足夠快，以便在下一個CNV上升沿（或在自動循環(huán)模式下的內(nèi)部轉(zhuǎn)換啟動信號）之前從AD4696 SPI讀取數(shù)據(jù)。

多SDO數(shù)字輸出

AD4696系列還包括雙SDO和四SDO模式。在這些模式下，ADC結(jié)果在SDO和其他GPIO引腳上并行移出。對于給定采樣速率，這些模式顯著降低了所需的SCK頻率，每個SCK周期SPI上輸出的位數(shù)是原來的2倍或4倍。對微控制器的要求得以降低，當(dāng)以1 MSPS轉(zhuǎn)換時，所需的時鐘從32 MHz SPI時鐘降低到16 MHz SPI時鐘。

每個轉(zhuǎn)換模式幀所需的SCK周期數(shù)(NSCK)是每幀位數(shù)(NBITS)和串行數(shù)據(jù)輸出數(shù)(NSDO)的函數(shù)：

其中，NSDO為1表示單SDO模式，為2表示雙SDO模式，為4表示四SDO模式。

轉(zhuǎn)換模式SPI幀的開始不得在tCONVERT時間過去之前發(fā)生，并且必須足夠早地完成以符合最小tSCKCNV規(guī)范。在轉(zhuǎn)換模式下完成一個SPI幀的時間(tFRAME)計算如下：

其中，tCYC為采樣周期，tCONVERT_max為最大值，tCONVERT為額定值，tSCKCNV為SCK到CNV上升沿延遲額定值。

fSCK是tFRAME和NSCK的函數(shù)。

AD4696數(shù)據(jù)手冊有一個表格，其中給出了最小SCLK頻率與多個采樣速率的關(guān)系示例。

自動循環(huán)模式

對于電壓或電流電平監(jiān)控應(yīng)用，傳統(tǒng)上SAR ADC需要主機(jī)控制器持續(xù)發(fā)出轉(zhuǎn)換信號以使轉(zhuǎn)換進(jìn)行。系統(tǒng)需要檢查數(shù)據(jù)是否達(dá)到閾值，并根據(jù)這些電平做出決策。這種方式的能效比不高，因為主機(jī)需要不斷地轉(zhuǎn)換。AD4696可配置為根據(jù)用戶編程的通道序列自主轉(zhuǎn)換。

自動循環(huán)模式是用于監(jiān)控模擬輸入的出色模式。轉(zhuǎn)換周期有多種選擇，范圍從10 μs（100 kSPS采樣速率）到800 μs（1.25 kSPS采樣速率）。此模式可與閾值和滯回檢測警報結(jié)合使用，這些警報可基于每個通道進(jìn)行配置，以減少數(shù)字主機(jī)系統(tǒng)的開銷。在這種情況下，主機(jī)控制器可以進(jìn)入低功耗狀態(tài)，只有在觸發(fā)一個電平導(dǎo)致其接收到來自AD4696的中斷時才會上電。

過采樣

如本系列文章的第一部分所述，過采樣和抽取是∑-Δ架構(gòu)所固有的特性。AD4696 SAR ADC包含一個過采樣和抽取引擎，支持進(jìn)一步降低噪聲。它能有效地對連續(xù)ADC樣本進(jìn)行平均以產(chǎn)生一個過采樣結(jié)果，有效分辨率更高，噪聲更低。AD4696的過采樣率(OSR)每增加4倍，有效位數(shù)就會增加1位。

這對于測量低功耗信號鏈應(yīng)用中慢速變化的信號特別有用，例如需要較高精度的溫度測量應(yīng)用。

其中，tSAMPLE = 采樣周期，tCYC = 周期時間（1/采樣速率），OSR = 過采樣率（4到64之間的可編程值）。

類似于∑-Δ ADC，需要權(quán)衡性能與速度。

表1. SAR小結(jié)

低功耗精密平臺

隨著全球能源成本不斷提高，并且我們了解到能源使用對自然界的影響，系統(tǒng)設(shè)計人員正在努力以更低的功耗預(yù)算實現(xiàn)高精度。研究并找到可用的最低功耗器件可能很困難。ADI公司正在簡化設(shè)計流程，選出我們最低功耗的精密器件并提供一站式商店，通過立即可用的信號鏈和電路為系統(tǒng)設(shè)計人員提供最新的精密低功耗產(chǎn)品。

圖8. 精密低功耗信號鏈網(wǎng)頁

示例：低功耗SAR信號鏈

許多應(yīng)用需要在大直流偏移或共模電壓之上測量小信號。如果系統(tǒng)的目的是監(jiān)測工業(yè)環(huán)境中的流量或進(jìn)行生物電位測量，那么該方法存在重疊。這些信號通常需要交流耦合來消除大偏移，并且需要偏置和增益來使ADC的動態(tài)范圍最大化。

我們的低功耗精密信號鏈包括關(guān)于為此類應(yīng)用選擇器件的建議。

圖9. 信號鏈?zhǔn)纠?/p>

此外， 技術(shù)訣竅與綜合知識 (KWIK)電路提供了更深入的電路分析以及關(guān)于器件選擇的最新建議。

流量信號鏈?zhǔn)纠?/p>

舉一個例子，我們想設(shè)計一個大型多測量系統(tǒng)，其中包括使用圖10所示的KWIK電路進(jìn)行流量測量。

(A) 我想以1 kSPS速率運行10個流量傳感器。哪一個選擇更好——SAR還是∑-Δ？

(B) AFE時序考慮因素有哪些？

圖10. 流量測量信號鏈KWIK電路

A. SAR (AD4696)與信號調(diào)理所需的 AD8235 和 ADA4505-2 放大器一起使用是非常好的選擇，因為我們可以使用外部轉(zhuǎn)換信號或自動循環(huán)模式以10 kSPS運行10個通道。

B. 在這種情況下，AD4505-2放大器的響應(yīng)與增益的關(guān)系將決定被測信號的帶寬，而不是抗混疊濾波器響應(yīng)。高阻模式將減輕輸入放大器的性能壓力，使設(shè)計人員能夠選擇較低功耗的放大器。選擇圖10中的器件是因為它們具有超低功耗性能。

結(jié)語

當(dāng)設(shè)計高分辨率、低功耗數(shù)據(jù)采集系統(tǒng)時，可能很難找到最低功耗的器件，ADI公司的 精密低功耗 信號鏈可作為低功耗設(shè)計的起點。構(gòu)建以∑-Δ和SAR架構(gòu)作為核心ADC的信號鏈時，必須注意了解時序的權(quán)衡因素和差異。

當(dāng)與傳感器或目標(biāo)信號接口時，模擬前端時序需要考慮芯片級啟動、傳感器偏置、外部濾波和器件選擇。SAR ADC有更嚴(yán)格的要求，需要抗混疊濾波器，而∑-Δ ADC具有與其設(shè)計相關(guān)的固有采樣特性。在AFE上，∑-Δ ADC可整合PGA，而高阻模式等SAR技術(shù)可降低對外部放大器電路的驅(qū)動要求。

當(dāng)考慮∑-Δ ADC架構(gòu)時，過采樣和抽取以及濾波器延遲會對吞吐速率產(chǎn)生影響，尤其是在多個通道上進(jìn)行轉(zhuǎn)換時。另一方面，由于采用逐次逼近法，SAR吞吐速率更易于計算，另外還有一個好處是采樣速度越慢，轉(zhuǎn)換時消耗的電流就越低。

∑-Δ AD4130-8 的數(shù)字時序很復(fù)雜，導(dǎo)致需要開發(fā) ACE 軟件時序工具。這些工具可簡化對時序的理解并幫助計算通道吞吐速率。該器件具有占空比等時序特性、FIFO以及有助于延長電池壽命的待機(jī)模式，但針對特定吞吐速率，需要注意可實現(xiàn)的有效分辨率。

當(dāng)考察AD4696這樣的SAR ADC時，我們可以在更高采樣頻率下進(jìn)行采樣。這有其優(yōu)勢，但也意味著數(shù)字時間范圍tFRAME（您需要在此時間范圍內(nèi)回讀結(jié)果）更小，因而需要更快的SPI時鐘速度。

參考電路

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來源：ADI

作者：Padraic O’Reilly