光芯片&電芯片共封裝技術(shù)的主要方式

本文主要介紹了硅光芯片和電芯片共封裝的幾種不同形式及其主要特點。

到 2022 年，全球互聯(lián)網(wǎng)流量預計將達到每月近 400 EB，對數(shù)據(jù)中心互連帶寬的需求將繼續(xù)以指數(shù)級的速度增長 。預測到了2030年，數(shù)據(jù)中心能耗持續(xù)增長，全球數(shù)據(jù)中心的用電量超過 3 PWh，最壞的情況可能高達 8 PWh 。為了滿足互聯(lián)網(wǎng)流量需求，數(shù)據(jù)中心節(jié)點帶寬需要達到 10 Tb/s ，為了減緩數(shù)據(jù)中心能耗增長的趨勢，必須想辦法降低系統(tǒng)、器件的功耗。每個封裝的 I/O 引腳數(shù)差不多每6年翻一番超過I/O總帶寬3、4年翻一番。解決這些速率差異需要3、4年 I/O 的帶寬翻倍。

將硅光技術(shù)引入的目的是增加 I/O 帶寬并最大限度地降低能耗。光集成電路（PIC）和電集成電路（EIC）如何封裝，非常重要。光具有的最小信號衰減、低能耗、高帶寬以及利用成熟CMOS生態(tài)系統(tǒng)的能力。反過來，這些因素直接影響到 I/O 帶寬和能耗，因此，光與電的不當集成會抵消硅光子的所有潛在優(yōu)勢。下面將重點介紹 PIC 和 EIC 之間的集成方案。

1、單片集成

單片集成是EIC和PIC加工在一塊芯片上，在PIC 和 EIC 之間互連時無需額外的引線或bumps，從而最大限度地減少了由于封裝而導致阻抗不匹配情況。通過將兩個die組合成一個，封裝簡單。I/O 到計算節(jié)點可以通過wire-bonds或Flip-Chip到PCB。理論上，該封裝是非常好的，但實際并非如此，硅光工藝節(jié)點相對電芯片工藝而言，比較落后。為單片集成開發(fā)的最先進工藝是45 nm和 32 nm制程，與電芯片10 nm 和以下工藝相比，這些工藝在性能上非常落后。此外，還存在高波導損耗、低光電二極管響應(yīng)率和低光電二極管帶寬的問題。總之，采用單片集成模式，目前來看，工藝制程的融合勢必會犧牲一部分整體性能，而且單片集成開發(fā)成本非常昂貴，由此產(chǎn)生的技術(shù)不如異構(gòu)集成開發(fā)靈活。

2、2D集成封裝

圖2 2D集成

2D集成是PIC 和 EIC 并排放置在PCB，如圖2所示。通過引線進行互連以及和PCB之間的連接。2D 集成的好處是易于封裝，但其最大的缺點是對引線的依賴。雖然引線可以達到 25 μm ，但 PIC 和 EIC 之間的連接僅限于單邊，嚴重限制了 I/O數(shù)量。

3、3D集成封裝

圖3 3D集成封裝

3D封裝也可最大限度的減小封裝尺寸。在3D集成封裝中，最常見的是將EIC倒裝在PIC之上，如圖3所示。EIC通過銅柱或者ubumps和PIC互連，然后再通過Wire Bonds與PCB進行互連。銅柱或ubumps互連間距范圍為 40 μm ~50 μm，可以實現(xiàn)密集I/O。后續(xù)預計可以降低到20μm，10μm，甚至更小，滿足更高密度的需求。3D 集成封裝最大的問題在于散熱。雖然 3D 集成可以提供更密集I/O間距和最小封裝尺寸，但當前并沒有最佳的散熱方案。EIC產(chǎn)生的熱量會傳遞到PIC上，每0.5W的功耗，都可能引起20℃的溫升。對于PIC這種熱敏感元件而言，這是致命的問題。如圖4所示，3D集成還有另外一個方案，硅光芯片同時作為一個interposer中介層，里面有TSV，通過TSV直接和PCB形成互連。

圖4 3D集成封裝的另外一種模式

4、2.5D集成封裝

圖5 2.5D集成封裝

2.5D集成封裝，是一個折中的技術(shù)，EIC和PIC均倒裝在interposer中介層上。2.5D 集成時，其封裝尺寸大于3D集成，因為兩個芯片之間是平面放置的，當然該模式也不限于這兩個芯片的封裝。同時，因為信號必須通過兩次bumps，信號性能會一些影響。

總結(jié)：如下圖所示，光芯片和電芯片之間共封裝技術(shù)是下一代技術(shù)的重點研究方向。然而，不同的封裝形式，有著不用的優(yōu)劣，2.5D、3D封裝在不同廠家都有研究，功耗、互連性能都對何種封裝形式有巨大影響。距離該技術(shù)的全面商用，預計還有幾年，在這幾年中，硅光技術(shù)、封裝技術(shù)、散熱技術(shù)等的發(fā)展都將影響最終的實際結(jié)果。讓我拭目以待吧。