全球首個(gè)PCIe 6.0接口子系統(tǒng) Rambus瞄準(zhǔn)高性能SoC應(yīng)用

近日，Rambus宣布推出全球首個(gè)PCIe 6.0接口子系統(tǒng)，主要面向高性能數(shù)據(jù)中心、AI SoC等領(lǐng)域。Rambus的方案包括完整的PHY物理層、控制器IP，完整符合PCIe 6.0規(guī)范，針對(duì)異構(gòu)計(jì)算架構(gòu)全面優(yōu)化，同時(shí)也支持最新的CXL 3.0規(guī)范，可優(yōu)化內(nèi)存資源。

Rambus大中華區(qū)總經(jīng)理蘇雷介紹，Rambus作為一家業(yè)界領(lǐng)先的Silicon IP和芯片提供商，致力于讓數(shù)據(jù)傳輸更快、更安全。Rambus目前的主要業(yè)務(wù)包括專(zhuān)利授權(quán)、IP授權(quán)，以及芯片產(chǎn)品。經(jīng)過(guò)30多年的發(fā)展，Rambus有3000多項(xiàng)技術(shù)專(zhuān)利，我們的芯片、IP授權(quán)主要分為接口IP和安全I(xiàn)P。我們的芯片業(yè)務(wù)有內(nèi)存接口芯片。Rambus服務(wù)的市場(chǎng)主要面向數(shù)據(jù)中心、5G、人工智能、IoT和自動(dòng)駕駛。Rambus面向數(shù)據(jù)中心應(yīng)用的主要產(chǎn)品和方案，包括業(yè)界領(lǐng)先的DDR5和DDR4在內(nèi)的內(nèi)存接口芯片；業(yè)界一流的HBM3和HBM2E、GDDR6等內(nèi)存子系統(tǒng)IP方案；支持PCIe 6.0、5.0、CXL 3.0、2.0接口子系統(tǒng)IP方案；以及支持?jǐn)?shù)據(jù)中心、服務(wù)器中靜態(tài)數(shù)據(jù)、動(dòng)態(tài)數(shù)據(jù)的加密，實(shí)現(xiàn)硬件級(jí)的安全I(xiàn)P方案。這些產(chǎn)品和方案極大助力數(shù)據(jù)中心的應(yīng)用需求，比如企業(yè)級(jí)的內(nèi)存條、AI加速芯片、智能網(wǎng)卡、網(wǎng)絡(luò)交換機(jī)、內(nèi)存擴(kuò)展和池化等。

針對(duì)新產(chǎn)品PCIe 6.0，Rambus戰(zhàn)略營(yíng)銷(xiāo)副總裁Matt Jones介紹最新發(fā)布的PCIe 6.0有著非常重要的全新提升，包括數(shù)據(jù)傳輸速率可以達(dá)到64GT/s，同時(shí)支持全新的物理接口以及CXL 3.0。

隨著時(shí)間的推移，PCIe取得了非常巨大的發(fā)展。像大家也都非常熟悉了，從PCIe 1.0推出以來(lái)到現(xiàn)在，已經(jīng)到了PCIe 6.0的時(shí)代，可以看到它的數(shù)據(jù)傳輸速率都是在上升的。

今年年初，Rambus發(fā)布了PCIe 6.0控制器的相關(guān)標(biāo)準(zhǔn)，以及具體產(chǎn)品。PCIe 從4.0到5.0到6.0，它的速度是在進(jìn)一步加快的，其數(shù)據(jù)傳輸速率增加幅度也是非常顯著。分析背后的原因主要是由于數(shù)據(jù)爆炸式的增長(zhǎng)，而這次數(shù)據(jù)爆炸式的增長(zhǎng)則主要來(lái)源于人工智能以及機(jī)器學(xué)習(xí)所驅(qū)動(dòng)的一系列應(yīng)用。

 如果熟悉PCIe數(shù)據(jù)傳輸速率每一代之間不同的差異和發(fā)展歷史，大家應(yīng)該很容易發(fā)現(xiàn)其中的規(guī)律，也就是每次推出一個(gè)全新版本的PCIe，它的數(shù)據(jù)傳輸速率對(duì)比上一代基本就是翻倍的。比如PCIe 6.0和上一代的5.0，也就是64GT/s到32GT/s每秒的雙倍提升。

PCIe 6.0被認(rèn)為該標(biāo)準(zhǔn)誕生19年來(lái)最具革命性的一次飛躍，不僅數(shù)據(jù)傳輸率再次翻番最高可達(dá)64GT/s，x16單向帶寬128GB/s、雙向帶寬256GB/s，更是升級(jí)為1b/1b編碼的PAM4脈沖調(diào)制、提升信號(hào)完整性和信號(hào)穩(wěn)定性的ECC前向糾錯(cuò)機(jī)制、提升高帶寬效率的FLIT流量控制單元、更高安全級(jí)別的IDE引擎。當(dāng)然，它依然保持了對(duì)PCIe 5.0、PCIe 4.0、PCIe 3.1/3.0的向下兼容。

由于采用了全新的PAM4信令，這也帶來(lái)了PCIe 6.0時(shí)代兩大非常重要的改變。第一個(gè)改變就是采用前向糾錯(cuò)，必須采用FLITs，就是固定大小數(shù)據(jù)包作為支持。在這之前的PCIe版本中，是可以支持不同大小的數(shù)據(jù)包。但由于在PCIe 6.0當(dāng)中采用了前向糾錯(cuò)，我們也就必須要使用固定大小的數(shù)據(jù)包，也就是FLITs。

第二個(gè)重要的變化就是在PCIe 6.0當(dāng)中采取的L0p模式。L0p模式的采納可以讓PCIe 6.0實(shí)現(xiàn)動(dòng)態(tài)信道分配，更好地達(dá)到產(chǎn)品設(shè)備的節(jié)能。盡管在PCIe各代版本中我們都是有一些選項(xiàng)可以將不使用的信道關(guān)閉的，但是L0p模式可以更好地支持動(dòng)態(tài)分配，而動(dòng)態(tài)分配和配置能夠幫助我們更好實(shí)現(xiàn)節(jié)能。

最新發(fā)布的PCIe 6.0 PHY是支持CXL 3.0，其數(shù)據(jù)傳輸速率可達(dá)到64GT/s。Matt Jones表示，由于Rambus采用了PHY和控制器的全集成，從而可以進(jìn)一步降低延遲，更好的降低功耗，以及優(yōu)化具體產(chǎn)品和芯片的占用面積。我們的ASIC集成商，包括供應(yīng)商也無(wú)需額外的驗(yàn)證就可以直接將我們的產(chǎn)品應(yīng)用在他們的產(chǎn)品設(shè)計(jì)中，通過(guò)這種方式無(wú)需再去做額外的工作。

Rambus PCIe 6.0接口子系統(tǒng)也搭載了最先進(jìn)的IDE安全引擎，也就是在我們的控制器當(dāng)中已經(jīng)實(shí)現(xiàn)了支持，因?yàn)殡S著數(shù)據(jù)傳輸速率越來(lái)越快，特別是在分布式計(jì)算場(chǎng)景之下數(shù)據(jù)的傳輸，也就是在PCIe 6.0的環(huán)境之下IDE的安全引擎可以保證數(shù)據(jù)傳輸?shù)陌踩浴?/p>