串口監(jiān)視系統(tǒng)設計
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實驗任務
實驗目的
本實驗主要學習串口（UART）總線工作原理、協(xié)議及相關知識，練習如何使用FPGA驅動CP2102模塊實現(xiàn)串口通信設計，同時復習上節(jié)中掃描式數(shù)碼管模塊的實例化應用。
本文引用地址：http://www.butianyuan.cn/article/202312/453843.htm設計框圖
根據(jù)前面的實驗解析我們可以得知，該設計可以拆分成三個功能模塊實現(xiàn)，
頂層模塊DisplayCtl通過實例化兩個子模塊并將對應的信號連接，最終實現(xiàn)串口監(jiān)視系統(tǒng)的總體設計。UART通信是全雙工的，接收和發(fā)送是兩個獨立的設計，本實驗只需要接收數(shù)據(jù)，串口通信有兩個關鍵因素：傳輸格式和傳輸速率，我們可以用兩個模塊分別實現(xiàn)： * Baud：控制UART通信數(shù)據(jù)傳輸速率。 * UartRx：根據(jù)數(shù)據(jù)傳輸速率節(jié)拍控制UART通信數(shù)據(jù)格式。
實驗原理
UART接口介紹
在嵌入式領域里說的串口一般就是說的UART接口，通用異步收發(fā)傳輸器（Universal Asynchronous Receiver/Transmitter)，通常稱作UART，是一種通用串行數(shù)據(jù)總線，用于異步通信。該總線雙向通信，可以實現(xiàn)全雙工傳輸和接收。
在系統(tǒng)或計算機中說的串口一般就是說的RS232接口，也叫COM口，也叫DB9，老式的電腦和臺式機上一般都有這個接口，接口有9個引腳，最重要的三個引腳：TXD、RXD、GND，基本通信邏輯與UART完全一致，為了增加串口通信的抗干擾能力，RS232串行通信接口定義了自己的電平標準，采用負邏輯電平，它定義+5~+12V為低電平，而-12~-5V為高電平，相當于在UART的基礎上增加驅動器，將原來UART通信電平標準調(diào)整為RS232的電平標準，通信原理如下：
隨著技術的發(fā)展，各種通信接口種類越來越多，方案越來越穩(wěn)定，成本越來越低，體積越來越小巧，RS232串口通信接口方案逐漸被拋棄，取而代之的是各種更高速，更穩(wěn)定，更小巧的接口，USB就是其中應用較廣的，為了實現(xiàn)UART通信，一種USB轉UART的方案被廣泛應用，常用的USB轉UART方案有CP2102、FT232、CH340等等
我們STEP BaseBoard V3.0底板集成的UART通信模塊就是采用CP2102方案，F(xiàn)PGA通過UART總線驅動CP2102實現(xiàn)USB和UART之間的數(shù)據(jù)通信，最終實現(xiàn)FPGA與電腦之間的數(shù)據(jù)傳輸，UART通信的時序如下。
UART模塊連接
STEP BaseBoard V3.0底板上的基于CP2102方案的UART通信模塊電路圖如下：
上圖為基于CP2102方案的UART通信模塊電路圖，可以看到CP2102方案非常簡潔，無需外置USB通信時鐘晶體（內(nèi)部集成），CP2102芯片TXD和RXD分別與FPGA芯片RXD和TXD連接，同時兩個信號都連接了LED燈，這樣當UART通信時，隨著數(shù)據(jù)傳輸對應LED燈也會快速閃爍，起到UART通信指示燈的作用。CP2102芯片DTR和RTS通過兩個三極管搭建流控電路，連接WIFI模塊ESP8266-12F，使用UART模塊燒寫ESP8266模塊的固件時就無需手動進入固件燒寫模式了，這個會在后續(xù)涉及WIFI通信的實驗中詳細介紹，這里可以不用理會。
UART驅動實現(xiàn)
SPI、I2C、UART總線對比表：
| SPI總線 | I2C總線 | UART總線 |
| SS | SCL | TXD |
| SCK | SDA | RXD |
| MOSI/MISO |
對于SPI總線，通信雙方在總線使能的情況下，通過SCK的上升沿或下降沿觸發(fā)完成總線數(shù)據(jù)的采樣，這樣通信雙方就可以準確的接收到對方傳送的數(shù)據(jù)了。對于I2C總線，通信接收方通過SCL的高電平觸發(fā)完成總線數(shù)據(jù)的采樣。綜上，SPI總線中的SCK和I2C總線中的SCL在通信中起到時鐘的作用，接收方都是根據(jù)時鐘的對應狀態(tài)采樣數(shù)據(jù)，最終保證通信能夠正常進行。
對于UART總線，TXD和RXD分別用于發(fā)送和接收數(shù)據(jù)，相當于兩根獨立工作的單線總線，沒有了時鐘線的配合，那么接收端應該怎樣獲取發(fā)送端傳輸?shù)臄?shù)據(jù)呢？其實也是有方法的，那就是通信雙方需要約定好UART總線數(shù)據(jù)傳輸?shù)?span id="9pvffjp" class="wrap_hi" style="box-sizing: border-box; background-color: rgb(255, 255, 153); overflow: hidden;">通信速率和時序格式。
通信速率
UART的數(shù)據(jù)傳輸速度用波特率來描述，也就是UART每秒接收或發(fā)送的數(shù)據(jù)位。例如9600波特率表示每秒鐘發(fā)送或接收9600比特的數(shù)據(jù)，即發(fā)送端需要將發(fā)送的每個數(shù)據(jù)位保持對應的時間，計算如下：
小腳丫硬件上使用12MHz的時鐘晶振，如果以12MHz時鐘信號作為系統(tǒng)時鐘，使用計數(shù)器延時完成UART通信數(shù)據(jù)采樣，那么計數(shù)器延時計數(shù)終值計算如下：
因為波特率是協(xié)議里約定的，為保證協(xié)議的通用性和靈活性，波特率參數(shù)有固定的選項，不可以隨意設置（如果UART通信雙方都是自己編程的，可以根據(jù)自己的要求定義自己需要的波特率，這種情況除外），波特率參數(shù)選項很多，大家可以打開串口調(diào)試助手工具找到波特率配置列表查看，我們比較常用的波特率值有以下幾種：
UART常用波特率：
| 1200 | 4800 | 9600 | 38400 | 115200 |
時序格式
關于時序格式在前面UART接口介紹部分也簡單說了一下，通信過程中時序依次為：起始位、數(shù)據(jù)位、校驗位、停止位、空閑位，其中數(shù)據(jù)位可以是5~8位，本設計我們使用8位數(shù)據(jù)，校驗位可以省略，最后確定的時序格式如下：
前面所說的通信速率和時序格式其實就是UART通信中的兩個重要的參數(shù)，需要傳輸?shù)臄?shù)據(jù)根據(jù)通信速率的節(jié)拍按照UART的時序格式輸出，就可以實現(xiàn)UART通信了，可以按照下面三個步驟實現(xiàn)。
例如，將8‘h73和8’h5a通過UART發(fā)送的時序，紅色箭頭為波特率對應的節(jié)拍點
對于UART發(fā)送數(shù)據(jù)來說，波特率節(jié)拍是自己產(chǎn)生的，數(shù)據(jù)是自己主動發(fā)出的，邏輯相對簡單，而當UART接收數(shù)據(jù)的時候，因為不確定對方什么時候發(fā)送數(shù)據(jù)，所以需要對RX信號持續(xù)檢測，當檢測到有數(shù)據(jù)傳送時，根據(jù)約定的波特率節(jié)拍采樣，可以按照下面三個步驟實現(xiàn)。
例如，當UART的RX端接收到數(shù)據(jù)8‘h73和8’h5a的時候，紅色箭頭為檢測到數(shù)據(jù)傳輸?shù)狞c，綠色箭頭為對應的采樣節(jié)拍點（采樣點在數(shù)據(jù)中間最是穩(wěn)定）。
通過以上理論，我們了解了UART發(fā)送和接收數(shù)據(jù)的整個流程，兩個過程中我們都需要波特率節(jié)拍，那么我們就可以設計一個節(jié)拍模塊Baud，這樣我們的發(fā)送和接收都可以實例化節(jié)拍模塊用于產(chǎn)生對應波特率的節(jié)拍信號。
節(jié)拍模塊Baud設計實現(xiàn)：
節(jié)拍模塊Baud的端口程序實現(xiàn)如下：
module Baud # ( parameter BPS_PARA = 1250 //12MHz時鐘時參數(shù)1250對應9600的波特率 ) ( input clk, //系統(tǒng)時鐘 input rst_n, //系統(tǒng)復位，低有效 input bps_en, //接收或發(fā)送時鐘使能 output reg bps_clk //接收或發(fā)送時鐘輸出 );
設計一個計數(shù)器用于分頻產(chǎn)生對應波特率節(jié)拍信號，因為UART隨時可能接收數(shù)據(jù)，所以節(jié)拍模塊必須隨時待命，保持計數(shù)器清零，當需要節(jié)拍信號時精準地輸出。
計數(shù)器設計程序實現(xiàn)如下：
reg [12:0] cnt;//計數(shù)器計數(shù)滿足波特率時鐘要求 always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 1'b0; else if((cnt >= BPS_PARA-1)||(!bps_en)) //當時鐘信號不使能（bps_en為低電平）時，計數(shù)器清零并停止計數(shù) cnt <= 1'b0; //當時鐘信號使能時，計數(shù)器對系統(tǒng)時鐘計數(shù)，周期為BPS_PARA個系統(tǒng)時鐘周期 else cnt <= cnt + 1'b1; end
當bpsen（高有效）使能，計數(shù)器計數(shù)周期由參數(shù)BPSPARA來決定，前面數(shù)據(jù)接收時序部分了解到，從RX檢測到下降沿開始計數(shù)器工作，到數(shù)據(jù)采樣點需要半個節(jié)拍的時間，而數(shù)據(jù)發(fā)送時只要保證相鄰兩個節(jié)拍點之間的時間為一個計數(shù)器周期即可，所以我們可以在計數(shù)器計數(shù)到中值時產(chǎn)生一個脈沖信號充當節(jié)拍信號。
節(jié)拍信號產(chǎn)生程序實現(xiàn)如下：
//產(chǎn)生相應波特率的時鐘節(jié)拍，接收模塊將以此節(jié)拍進行UART數(shù)據(jù)接收 always @ (posedge clk or negedge rst_n) begin if(!rst_n) bps_clk <= 1'b0; else if(cnt == (BPS_PARA>>1)) //右移一位等于除以2，終值BPS_PARA為數(shù)據(jù)更替點，中值數(shù)據(jù)穩(wěn)定，做采樣點 bps_clk <= 1'b1; else bps_clk <= 1'b0; end
發(fā)送模塊Uart_Tx設計實現(xiàn)：
前級電路通過txdatavalid和txdatain將需要發(fā)送的數(shù)據(jù)傳輸進來，當txdatavalid有脈沖信號時，txdatain信號為有效數(shù)據(jù)，拼接起始位和停止位后賦值給txdatar，同時控制節(jié)拍使能信號使能并自鎖，然后等發(fā)送完10bit數(shù)據(jù)后解除使能。
數(shù)據(jù)發(fā)送控制程序實現(xiàn)如下：
output reg bps_en; //發(fā)送時鐘使能
input bps_clk; //發(fā)送時鐘輸入
input tx_data_valid; //發(fā)送數(shù)據(jù)有效脈沖
input [7:0] tx_data_in; //要發(fā)送的數(shù)據(jù)
output reg uart_tx; //UART發(fā)送輸出
reg [3:0] num;
reg [9:0] tx_data_r; //融合了起始位和停止位的數(shù)據(jù)//驅動發(fā)送數(shù)據(jù)操作
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
bps_en <= 1'b0;
tx_data_r <= 10'd0;
end else if(tx_data_valid && (!bps_en))begin
bps_en <= 1'b1; //當檢測到接收時鐘使能信號的下降沿，表明接收完成，需要發(fā)送數(shù)據(jù)，使能發(fā)送時鐘使能信號
tx_data_r <= {1'b1,tx_data_in,1'b0};
end else if(num==4'd10) begin
bps_en <= 1'b0; //一次UART發(fā)送需要10個時鐘信號，然后結束
end
endUART數(shù)據(jù)發(fā)送時序程序實現(xiàn)如下：
//當處于工作狀態(tài)中時，按照發(fā)送時鐘的節(jié)拍發(fā)送數(shù)據(jù) always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin num <= 1'b0; uart_tx <= 1'b1; end else if(bps_en) begin if(bps_clk) begin num <= num + 1'b1; uart_tx <= tx_data_r[num]; end else if(num>=4'd10) num <= 4'd0; end end
將節(jié)拍模塊Baud和發(fā)送模塊Uart_tx實例化并連接，完成發(fā)送功能的設計，如下
接收模塊Uart_Rx設計實現(xiàn)：
首先對RX信號多級緩存消除亞穩(wěn)態(tài)，同時檢測下降沿，程序實現(xiàn)如下：
input uart_rx; //UART接收輸入 reg uart_rx0,uart_rx1,uart_rx2; //多級延時鎖存去除亞穩(wěn)態(tài) always @ (posedge clk) begin uart_rx0 <= uart_rx; uart_rx1 <= uart_rx0; uart_rx2 <= uart_rx1; end //檢測UART接收輸入信號的下降沿 wire neg_uart_rx = uart_rx2 & ~uart_rx1;
當檢測RX有下降沿后，使能節(jié)拍使能信號，同時自鎖直到完成接收操作后再復位節(jié)拍使能信號。程序實現(xiàn)如下：
reg [3:0] num; //接收時鐘使能信號的控制 always @ (posedge clk or negedge rst_n) begin if(!rst_n) bps_en <= 1'b0; else if(neg_uart_rx && (!bps_en)) //當空閑狀態(tài)（bps_en為低電平）時檢測到UART接收信號下降沿，進入工作狀態(tài)（bps_en為高電平），控制時鐘模塊產(chǎn)生接收時鐘 bps_en <= 1'b1; else if(num==4'd9) //當完成一次UART接收操作后，退出工作狀態(tài)，恢復空閑狀態(tài) bps_en <= 1'b0; end
根據(jù)節(jié)拍信號完成UART總線的數(shù)據(jù)采樣，得到8位有效數(shù)據(jù)，程序實現(xiàn)如下：
reg [7:0] rx_data;//當處于工作狀態(tài)中時，按照接收時鐘的節(jié)拍獲取數(shù)據(jù) always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin num <= 4'd0; rx_data <= 8'd0; end else if(bps_en) begin if(bps_clk) begin num <= num + 1'b1; if(num<=4'd8) rx_data[num-1] <= uart_rx1; //先接受低位再接收高位，8位有效數(shù)據(jù) end else if(num == 4'd9) begin //完成一次UART接收操作后，將獲取的數(shù)據(jù)輸出 num <= 4'd0; end end else begin num <= 4'd0; end end
當UART接收操作完成后，將得到的8位有效數(shù)據(jù)輸出給后級電路，程序實現(xiàn)如下：
//將接收的數(shù)據(jù)輸出，同時控制輸出有效信號產(chǎn)生脈沖 always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin rx_data_out <= 8'd0; rx_data_valid <= 1'b0; end else if(num == 4'd9) begin rx_data_out <= rx_data; rx_data_valid <= 1'b1; end else begin rx_data_out <= rx_data_out; rx_data_valid <= 1'b0; end end
最后將節(jié)拍模塊Baud和接收模塊Uart_rx實例化并連接，完成發(fā)送功能的設計，如下
整個UART驅動設計是由兩個獨立的功能組合而成：發(fā)送功能部分和接收功能部分。UART功能總體設計框圖如下：
當我們需要UART發(fā)送數(shù)據(jù)的時候只需要實例化發(fā)送功能部分設計，需要UART接收數(shù)據(jù)的時候只需要實例化接收功能部分設計，例如本設計中FPGA驅動UART模塊接收電腦串口調(diào)試助手發(fā)出的數(shù)據(jù)，所以我們就只需要實例化接收功能部分設計即可。
系統(tǒng)總體實現(xiàn)
剛剛學習了UART通信模塊，本設計只需要使用接收功能部分設計，每一次通信都會得到一個8位數(shù)據(jù)，怎樣將8位數(shù)據(jù)對應得數(shù)據(jù)顯示在數(shù)碼管上呢？我來先來了解一下UART接受到的8位數(shù)據(jù)與要顯示數(shù)字的關系
上圖為電腦端友善串口調(diào)試助手的界面，當我們將硬件連接，在串口設置串口選定串口對應的端口，并按上圖配置波特率、數(shù)據(jù)位、校驗位、停止位、流控等，點擊開始建立連接，接下來我們就可以在串口發(fā)送窗口輸入要發(fā)送的數(shù)據(jù)，點擊發(fā)送后數(shù)據(jù)傳輸出去。在發(fā)送設置有兩個選項：ASCII和Hex ，
我們設計一個32位的移位寄存器對應8位數(shù)碼管，按照BCD碼格式每4位表示一個數(shù)字，每次接收到UART數(shù)據(jù)都存到移位寄存器中，同時控制數(shù)碼管顯示相應的數(shù)碼管位，Decoder程序實現(xiàn)如下：
`ifdef HEX_FORMAT //如果用define定義過HEX_FORMAT
//采用16進制格式，接收到的數(shù)據(jù)等于數(shù)值本身
wire [7:0] seg_data_r = rx_data_out; //移位寄存器，對應8位數(shù)碼管數(shù)據(jù)BCD碼
always @ (posedge rx_data_valid or negedge rst_n) begin
if(!rst_n) seg_data <= 1'b0;
else seg_data <= {seg_data[23:0],seg_data_r};
end //移位寄存器，對應8位數(shù)碼管數(shù)據(jù)顯示使能
always @ (posedge rx_data_valid or negedge rst_n) begin
if(!rst_n) data_en <= 1'b0;
else data_en <= {data_en[5:0],2'b11};
end`else
//采用字符格式，接收到的數(shù)據(jù)為字符ASCII碼值，與數(shù)字值相差48
wire [7:0] seg_data_r = rx_data_out - 8'd48; //移位寄存器，對應8位數(shù)碼管數(shù)據(jù)BCD碼
always @ (posedge rx_data_valid or negedge rst_n) begin
if(!rst_n) seg_data <= 1'b0;
else seg_data <= {seg_data[27:0],seg_data_r[3:0]};
end //移位寄存器，對應8位數(shù)碼管數(shù)據(jù)顯示使能
always @ (posedge rx_data_valid or negedge rst_n) begin
if(!rst_n) data_en <= 1'b0;
else data_en <= {data_en[6:0],1'b1};
end
`endif上面程序中ifdef……else……endif語句為預編譯指令，與C預演類似。如果我們使用串口助手Hex(16進制)格式發(fā)送數(shù)據(jù)，需要在程序中使用define定義參數(shù)HEX_FORMAT，如果使用ASCII格式發(fā)送數(shù)據(jù)，則不需要定義。 <code verilog> define HEXFORMAT 串口助手使用Hex格式發(fā)送時定義HEX_FORMAT，否則不定義 </code> 綜合后的設計框圖如下： 
#### 實驗步驟 - 雙擊打開Quartus Prime工具軟件； - 新建工程：File → New Project Wizard（工程命名，工程目錄選擇，設備型號選擇，EDA工具選擇）； - 新建文件：File → New → Verilog HDL File，鍵入設計代碼并保存； - 設計綜合：雙擊Tasks窗口頁面下的Analysis & Synthesis對代碼進行綜合； - 管腳約束：Assignments → Assignment Editor，根據(jù)項目需求分配管腳； - 設計編譯：雙擊Tasks窗口頁面下的Compile Design對設計進行整體編譯并生成配置文件； - 程序燒錄：點擊Tools → Programmer打開配置工具，Program進行下載； - 觀察設計運行結果。 #### 實驗現(xiàn)象 使用兩根Micro-USB線同時連接核心板和底板的USB接口，將程序下載到FPGA中，數(shù)碼管處于不顯示的狀態(tài)，打開電腦上的串口調(diào)試助手，按照前面圖片配置相應參數(shù)，在數(shù)據(jù)發(fā)送窗口輸入數(shù)字，點擊發(fā)送觀察底板數(shù)碼管的變化，重新輸入數(shù)字，點擊發(fā)送再次觀察底板數(shù)碼管的變化。
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