這項源自北大 20 年前提出的技術(shù)，國際巨頭競相追逐

隨著代工廠開發(fā)越來越先進(jìn)的工藝節(jié)點以滿足消費者的需求，當(dāng)今先進(jìn)處理器上的晶體管數(shù)量達(dá)到數(shù)百億，這與 1970 年代中期只有幾千個晶體管的處理器相去甚遠(yuǎn)。

過去幾十年中，影響半導(dǎo)體行業(yè)最深遠(yuǎn)的技術(shù)就是晶體管的穩(wěn)步發(fā)展。在半導(dǎo)體制造領(lǐng)域，每一代新技術(shù)都會帶來晶體管密度的提高，近幾年，我們也一直能夠聽到：「摩爾定律無法延續(xù)，晶體管無窮小的極限即將到來?！怪惖穆曇?。

在最近的 IEEE 國際電子設(shè)備會議上，英特爾、三星、臺積電三個巨頭都展示了自家最新的技術(shù)情況。其中，不約而同的出現(xiàn)了 CFETS（互補場效應(yīng)晶體管）的身影?？梢哉f，CFET 已經(jīng)被納入了芯片路線圖的下一步的發(fā)展規(guī)劃。本文，我們將來看看最新的三大巨頭披露的最新 CFET 進(jìn)展，以及 CFET 令人瘋狂的原因。

走向 CFET，走向垂直化

在半導(dǎo)體制造領(lǐng)域，每一代新技術(shù)都會帶來晶體管密度的提高。但是，這并不是通過減小特征尺寸來實現(xiàn)的，而是通過減少每個晶體管特征數(shù)量來實現(xiàn)的。當(dāng)晶體管無法變得更小時，唯一的方向就是向上。

要了解 CFET 解決了什么問題，首先來看看晶體管的演變歷程。

在晶體管出現(xiàn)的最早期，傳統(tǒng)的晶體管是平面晶體管（Planar FET），這是將柵電極放置在溝道區(qū)的頂部來形成的，從而有效地使器件在二維平面中導(dǎo)電。但是，在柵長小于 20nm 的情況下，源極和漏極過于接近且氧化物也愈薄，這很有可能會漏電現(xiàn)象，晶體管尺寸難以進(jìn)一步縮小。

在 2011 年，英特爾站出來了。率先在 22nm 的技術(shù)節(jié)點上使用 FinFET（鰭式場效應(yīng)晶體管）。FinFET 實現(xiàn)了兩個突破，第一把晶體做薄并且解決漏電問題，第二向上發(fā)展，晶片內(nèi)構(gòu)從水平變成垂直。

CMOS 的演變

從上圖可以看到，從 Planar FET 到 FinFET，晶體管被「豎」起來了。這一結(jié)構(gòu)的改變非常有效果，在與上一代平面架構(gòu)相同的性能水平下，功耗降低了約 50%，性能提升了 37%。

半導(dǎo)體工藝持續(xù)前進(jìn)，F(xiàn)inFET 在被提出后也按照摩爾定律預(yù)期地提高性能、減小面積。不過，到了 7nm、5nm FinFET 走得已經(jīng)力不從心了。在 5nm，即使使用了 EUV 光刻機(jī)技術(shù)，基于 FinFET 結(jié)構(gòu)進(jìn)行芯片尺寸的縮小稀疏也越發(fā)困難。

之后，業(yè)內(nèi)提出 GAAFET（環(huán)繞柵極場效應(yīng)晶體管），這同樣也是一個向上發(fā)展的方向。本質(zhì)上來說，GAAFET 就是 FinFET 的鰭片轉(zhuǎn) 90°，再向上堆高，來增加?xùn)艠O和溝道的接觸面積。

GAAFET 的出現(xiàn)，使得晶體管又能向前發(fā)展了幾代。但還是會有問題，因為 GAA 晶體管架構(gòu)的能力有其局限性，單個器件的結(jié)構(gòu)形式優(yōu)化已經(jīng)幾乎推至極限。

這時候 CFET 出場了，繼續(xù)向上發(fā)展。在 CFET 架構(gòu)中，n 和 pMOS 器件相互堆疊，直接傳統(tǒng) N/P-FET 共平面布局間距的尺寸限制，可以將成電路中邏輯標(biāo)準(zhǔn)單元尺度微縮到 4-T（Track）高度，同時將減少 SRAM 單元面積 40% 以上。

在 1nm 之后，CFET 成為了 GAA 的繼任者。今年，英特爾、臺積電、三星都先后展示了自家的 CFET 技術(shù)，但這項技術(shù)在 20 年前，北京大學(xué)張盛東博士就已經(jīng)提出了堆疊互補晶體管（stacked CMOS）概念，并在 2004 年開發(fā)完成堆疊晶體管的雛形。

張盛東博士還以一作身份在 IEEE Electron Device Letters ( Volume: 25, Issue: 9, September 2004，P661-663）發(fā)表了論文《A stacked CMOS technology on SOI substrate》。

這一論文在英特爾、臺積電的相關(guān)報告中均被引用。臺積電在 VLSI 2021 的報告《CMOS Device Technology for the Next Decade》中指出，北京大學(xué)的 3D Stacked CMOS 晶體管是業(yè)界第一個堆疊互補晶體管，比臺積電和英特爾要早 15 年。

CFET 的神秘面紗？

如前所述，CFET 架構(gòu)必須垂直堆疊 nMOS 與 pMOS，這就使得制程會更加復(fù)雜。目前 CFET 的實現(xiàn)方式業(yè)內(nèi)有兩種方案：單片式和順序式。

單片式 CFET 流程分為三個部分：底部溝道的外延生長、中間層的沉積以及頂部溝道的外延生長。單片式的好處在于，引入 CFET 速度快，與現(xiàn)有的納米片型工藝流程相比，這種集成方案的破壞性最小，并且成本比較低。

順序式就是從底部向上制造元件，利用晶圓鍵合技術(shù)，在頂部覆蓋一層半導(dǎo)體層，對頂部元件進(jìn)行集成，并連接頂柵和底柵。順序式雖然整合的流程相對簡單，但是晶圓轉(zhuǎn)移難度高。所以這二者選哪種方式，目前業(yè)內(nèi)還沒有明確的定論。

目前國際上在從事 CFET 研究的機(jī)構(gòu)也包括 imec。Imec 的制造藍(lán)圖顯示，F(xiàn)inFET 晶體管將于 3 納米達(dá)盡頭，然后轉(zhuǎn)換到 Gate All Around (GAA) 技術(shù)電晶體，2024 年進(jìn)入量產(chǎn)，之后還有 FSFET 和 CFET 等。

Imec 在 2020 年展示了 CFET 器件，其柵極間距（即接觸式多晶間距 (CPP)）為 90nm，到了 2023 年，Imec 又展示了通過單片集成以行業(yè)相關(guān)的 48 nm 柵極間距構(gòu)建的單極 CFET 器件。

(a) 底部 pFET 和 (b) 頂部 nFET (LG,PHYS=27nm) 的工藝結(jié)束橫截面 來源：imec

三大巨頭 CFET 之爭

講了這么多，我們來看看臺積電、英特爾、三星的 CFET 細(xì)節(jié)。

臺積電早在多個技術(shù)研討會上都透露了關(guān)于 CFET 的消息，并且表示實驗室內(nèi)部已經(jīng)擁有可用的 CFET。

最近，臺積電發(fā)布的最新論文標(biāo)題為《用于未來邏輯技術(shù)擴(kuò)展的 48nm 柵極間距的互補場效應(yīng)晶體管（CFET）演示》，再次展示了其對于 CFET 的關(guān)注度。

臺積電團(tuán)隊將討論他們所描述的一種實用的單片 CFET 方法，用于在 48 nm 柵極間距上進(jìn)行邏輯技術(shù)縮放。與英特爾一樣，他們在 p 型納米片晶體管之上采用了 n 型納米片晶體管。該論文將報告通態(tài)電流和亞閾值泄漏——在論文概要中分別描述為「高」和「低」。這導(dǎo)致開/關(guān)電流比達(dá)到六個數(shù)量級。

臺積電 CFET 聯(lián)橫截面透射電子顯微照片顯示了臺積電的單片 CFET，柵極間距為 48 nm，nFET 放置在 pFET 上方，兩種類型的晶體管都被單個金屬柵極包圍。來源：IEDM

根據(jù)論文摘要，晶體管的 FET 良率超過 90%，且成功通過測試。概要中的最后評論是：「雖然仍必須集成其他基本功能才能釋放 CFET 技術(shù)的潛力，但這項工作為實現(xiàn)這一目標(biāo)鋪平了道路?！?/p>

英特爾是三家公司中最早展示 CFET 的，在 2020 年的時候就展示了早期版本的 CFET。同樣是 p 溝道和 n 溝道晶體管相互堆疊，以減少 CMOS 對的占用空間。

英特爾堆疊納米帶晶體管的橫截面，2020 年

在當(dāng)年的研究中，這個組合晶體管可提供小于 75mV/十倍頻程的亞閾值斜率，以及對于長度超過 30nm 的柵極，漏極感應(yīng)勢壘降低系數(shù)小于 30mV/V。盡管這項工作中的門相對較大，但英特爾團(tuán)隊預(yù)計通過自對準(zhǔn)堆疊可以顯著減小單元尺寸。

在今年 5 月，英特爾公布的技術(shù)關(guān)鍵路線圖中，再次出現(xiàn)了「堆疊式 CFET 場效應(yīng)管架構(gòu)」的身影。在其展示的圖片中，CFET 設(shè)計可以允許堆疊八個納米片，與 RibbonFET 一起使用，從而增加晶體管密度。

最近，英特爾展示了使用 CFET 制造的最簡單電路之一，就是針對反相器的幾項改進(jìn)。CMOS 反相器將相同的輸入電壓發(fā)送到堆疊中兩個設(shè)備的柵，并產(chǎn)生一個邏輯上與輸入相反的輸出，而且反相器在一個鰭上完成。英特爾將其描述為：業(yè)界首創(chuàng)的 CFET 中功能齊全的逆變器測試電路，采用 60 納米柵極間距構(gòu)建。

這次展示的晶體管有三大特點：第一，更密集的電路。60 nm 柵極間距，這表明設(shè)計高度緊湊，能夠創(chuàng)建更密集的電路。第二，垂直堆疊。采用垂直堆疊雙源極/漏極外延，提高了空間效率。此外，它還采用雙金屬功函數(shù)柵極堆疊。這種垂直堆疊最大限度地減少了互連延遲并提高了整體效率。第三，背面電力傳輸。晶體管采用直接器件接觸的背面電力傳輸對器件的性能和散熱有顯著貢獻(xiàn)。

三星將其 CFET 稱為「3DSFET」或 3D 堆疊 FET。目前，三星 3DSFET 結(jié)構(gòu)已被選定為下一代 GAA 技術(shù)，并已開始全面商業(yè)化的研發(fā)。

三星的最新結(jié)果和臺積電一樣，也設(shè)法將柵極間距控制在 48nm，其 CFET 解決方案的特點包括一種在頂部和底部電晶體之間形成介電層的新方法，以保持間距。三星使用了一種及濕化學(xué)品的新型干刻蝕，取代傳統(tǒng)的濕法刻蝕，其成功的解決了電氣隔離堆疊的 n 型和 p 型 MOS 元件的源漏電問題。

結(jié)語

CFET 是一個具革命性的器件，有可能成為 CMOS 按比例縮小的終極器件。不過 CFET 技術(shù)研究僅僅是開始，在準(zhǔn)備就緒之前仍有大量工作要做。

業(yè)內(nèi)已經(jīng)使用 FinFET 五個世代，超過 10 年，而后 GAA 到來了。那么下一代 GAAFET 可能也會應(yīng)用數(shù)年，至少會發(fā)展幾代。正如臺積電表示，新的 CFET 晶體管需要幾代人的時間去實現(xiàn)。