FPGA：數(shù)字示波器

與模擬示波器相比，數(shù)字示波器具有許多優(yōu)勢(shì)，例如能夠捕獲單個(gè)事件，并顯示觸發(fā)前發(fā)生的情況。

您只需將ADC和FPGA連接在一起，即可構(gòu)建數(shù)字示波器。
這種特殊設(shè)計(jì)使用100MHz閃存ADC，因此我們正在構(gòu)建一個(gè)100MSPS（每秒兆采樣數(shù)）示波器。

這種示波器設(shè)計(jì)很有意思，因?yàn)樗故玖爽F(xiàn)代 FPGA 的強(qiáng)大和實(shí)用性。 但是，如果您不熟悉 FPGA 技術(shù)，請(qǐng)記住，這不是本網(wǎng)站上最容易理解的設(shè)計(jì)。

HDL設(shè)計(jì)

或者如何在FPGA內(nèi)部創(chuàng)建示波器邏輯。

• HDL 第 1 部分 - 基于 FIFO 的設(shè)計(jì)。

• HDL 第 2 部分 - 基于 RAM 的設(shè)計(jì)。

• HDL 第 3 部分 - 觸發(fā)機(jī)制。

• HDL 第 4 部分 - 更多功能。

硬件

• 此設(shè)計(jì)是使用 Flashy 板創(chuàng)建的。

• 另請(qǐng)參閱有關(guān)如何構(gòu)建簡(jiǎn)單示波器的“動(dòng)手”頁(yè)面。

軟件

• 歷史記錄、功能、屏幕截圖。

• 另請(qǐng)參閱干涉圖案頁(yè)面。

截屏

這是27MHz信號(hào)的視圖，以100MHz采樣，并使用“采樣等效時(shí)間”技術(shù)重建。