為什么仍然沒有商用3D-IC？

三維芯片正吸引著越來越多的關(guān)注和投資，但到目前為止還沒有商業(yè)化的 三維 芯片。有一些根本性的問題必須克服，需要開發(fā)新的工具。

相比之下，半導(dǎo)體行業(yè)正變得相當(dāng)適應(yīng) 2.5D 集成，其中單個管芯被組裝在用于互連它們的某種襯底上。許多新技術(shù)正在開發(fā)中，這些技術(shù)來自多個方向。EDA 公司正在創(chuàng)建工具和流程，以幫助自動化和優(yōu)化這些流程的各個方面，并需要額外的驗證工具來處理發(fā)現(xiàn)的新物理效應(yīng)。慢慢地，隨著問題的解決，成本會下降，更多的人會采用它。

但這只是《超越摩爾》的第一步。該行業(yè)不再僅僅關(guān)注提高集成度。它現(xiàn)在正在解決涉及封裝內(nèi)分解的機會。為了以與摩爾定律類似的速度提供長期收益，芯片必須垂直發(fā)展。異構(gòu) 3D-IC 才是真正的目標(biāo)，而 2.5D 則是一種帶有輔助輪的學(xué)習(xí)技術(shù)。

沒有首先嘗試全 3D 是有充分理由的。Cadence 定制 IC 和 PCB 部門產(chǎn)品管理組總監(jiān) John Park 表示：「最重要的三個問題是散熱、散熱、還是散熱。我們可以整天堆疊這些東西，你會看到 L3 和 L4 緩存在邏輯上堆疊的示例。這是可能的，因為緩存不會產(chǎn)生大量熱量。我們還看到了他們采用完整晶圓并將其堆疊的示例，但這些需要特殊的液冷封裝。對于合適的環(huán)境類型，我們已經(jīng)看到了多層堆疊，但功率成為挑戰(zhàn)。功率與熱量密切相關(guān)。當(dāng)你開始建造這個煙囪時，你如何消散所產(chǎn)生的所有熱量？」

更糟糕的是，至少在今天，目標(biāo)市場是數(shù)據(jù)中心的生成式人工智能。Alphawave Semi 企業(yè)營銷高級副總裁 Sudhir Mallya 表示：「特別是當(dāng)我們關(guān)注數(shù)據(jù)中心基礎(chǔ)設(shè)施領(lǐng)域時，這些過程消耗的電力非常大。將處理器與其他小芯片堆疊是一個尚未解決的技術(shù)問題。這就是為什么我們?nèi)匀豢吹胶芏?2.5D。對于高帶寬存儲器 (HBM) 堆棧，所有存儲器的大小和功率都相同。因此，從熱管理和可靠性的角度來看，與 3D-IC 相比，這個問題更容易解決，因為 3D-IC 具有不同尺寸的小芯片和不同的功率系數(shù)?！?/span>

Synopsys 產(chǎn)品線管理高級總監(jiān) Shekhar Kapoor 指出了 3D 堆疊面臨的其他挑戰(zhàn)。「盡管 3D 很復(fù)雜，但它代表著未來，生態(tài)系統(tǒng)必須不斷發(fā)展才能實現(xiàn)它。有兩個關(guān)鍵因素可以進(jìn)一步簡化復(fù)雜性：共同語言和明確的規(guī)則。2.5D 或 3D 設(shè)計組件的普遍接受的術(shù)語為程序帶來了統(tǒng)一性，并使與多個合作伙伴構(gòu)建系統(tǒng)變得更加容易?！?/span>

邏輯內(nèi)存一直是 3D 開發(fā)和 2.5D 集成的典范。Ansys 產(chǎn)品營銷總監(jiān) Marc Swinnen 表示：「HBM 是放置在控制器頂部的 DRAM 堆棧，并通過 2.5D 中介層連接到處理系統(tǒng)。HPC 架構(gòu)的功耗和性能通常取決于將數(shù)據(jù)傳入和傳出內(nèi)存所需的時間和能量。通常情況下，這些性能因素會隨著內(nèi)存的物理位置更靠近計算單元而提高。HBM 將內(nèi)存置于封裝內(nèi)，但它可以距離處理器更近。更近的內(nèi)存通常意味著更?。ǜ俚娜萘浚┖透嘿F。通過 3D，您可以將大容量存儲芯片放置在邏輯芯片之上，并通過 z 軸上數(shù)千個非常短的微凸塊將它們連接起來。這似乎是一個非常有吸引力的解決方案，設(shè)計團(tuán)隊正在探索這一方案?！?/span>

邏輯上的內(nèi)存很可能是《超越摩爾》的第二步，但第三步及以后的步驟是從邏輯上的邏輯開始的?！刚嬲?3D 是指將其轉(zhuǎn)化為布局布線問題，」Siemens Digital Industries Software 高級封裝解決方案總監(jiān) Tony Mastroianni 說道?！覆捎么笮途W(wǎng)表，讓該工具完成每個小芯片的所有規(guī)劃和實施。」

圖 1：3D-IC 概念。來源：西門子 EDA

「邏輯上的內(nèi)存相對簡單；將邏輯堆疊在邏輯上需要系統(tǒng)級的 3D 感知才能實現(xiàn)優(yōu)化，」Synopsys 的 Kapoor 說道?！笍南到y(tǒng)層面開始，將設(shè)計劃分為不同的層數(shù)，并綜合技術(shù)工藝節(jié)點和材料，帶來了新的挑戰(zhàn)，同時也帶來了巨大的性能和功率增益機會?！?/span>

HBM 一直是一個學(xué)習(xí)的過程「即使該產(chǎn)品經(jīng)過多次迭代，制造成本仍然非常高，」Fraunhofer IIS/EAS 高效電子部門負(fù)責(zé)人 Andy Heinig 說道。「從設(shè)計角度來看，HBM 不太復(fù)雜，因為 TSV 的放置非常均勻，而且位置也非常清晰。在真實的 3D 系統(tǒng)中，必須優(yōu)化每個 TSV 的位置。與 z 方向（即 TSV 的方向）相比，芯片內(nèi)的布線資源非常多。這種資源不平衡需要分區(qū)策略，但目前尚不可用，因為它依賴于系統(tǒng)架構(gòu)。只有優(yōu)化的系統(tǒng)架構(gòu)才能通過工具以正確的方式進(jìn)行分區(qū)。另一方面，該領(lǐng)域尚無標(biāo)準(zhǔn)。這意味著真正的 3D 系統(tǒng)的所有部分都必須由一個團(tuán)隊來設(shè)計，這意味著從 NRE 成本來看，只有體積大的系統(tǒng)才能被設(shè)計?！?/span>

這將優(yōu)化提升為非常復(fù)雜的系統(tǒng)級問題?！溉绻趦?yōu)化成本怎么辦？模具尺寸變得可變，」西門子的 Mastroianni 說道?！副M管您可以構(gòu)建光罩尺寸的芯片并將其堆疊起來，但如果您要優(yōu)化成本設(shè)計，您可能需要使用更小的芯片。那么你如何決定它有多大，以及如何劃分該邏輯？」

平面規(guī)劃需要更上一層樓?！肝覀冋幱谠缙陔A段，可以讓您自動優(yōu)化熱點位置，」Park 說?！高@些是測試設(shè)計，人們正在研究下一代邏輯對邏輯堆棧。我們正在開發(fā)的工具正在查看每個工具的熱圖，并開始對此進(jìn)行優(yōu)化。我們不能讓這些重疊的熱堆形成『煙囪』。因此，我們可以將熱點放置在西北角的底部芯片上，將另一個芯片放置在東南角，然后將它們四處移動?！?/span>

熱是功率的直接結(jié)果，而功率是活動的結(jié)果?！鸽娐分嗅尫诺臒崮芎艽蟪潭壬先Q于短期和長期活動曲線，」Ansys 的 Swinnen 說道。「例如，短時間的高強度計算活動可能不會使溫度升高到足以引起關(guān)注的程度。但是，如果這種脈沖每隔幾毫秒重復(fù)一次，那么整個溫度就會像鋸齒一樣越來越高，直到它在許多次循環(huán)后失效。通常，邏輯模擬的活動集太短，無法滿足控制熱傳導(dǎo)的較長時間常數(shù)的需求。這是一個難題，而且通常存在許多具有不同活動模式的使用場景，這一事實使情況變得更加復(fù)雜。」

圖 2：多芯片 3D-IC 中的熱分析。來源：Ansys

可能需要新的抽象方式?！肝覀冋谟懻摰姆椒ㄖ皇穷A(yù)測建模，」西門子的 Mastroianni 說?！溉绻M(jìn)行詳細(xì)分析，則需要很長時間。您想預(yù)先做出這些決定。如果您有運行速度更快、足夠接近的簡單模型，那么您可以在開始確定架構(gòu)之前開始迭代并做出許多早期決策。這不屬于布局布線工具的范圍。我們甚至正在研究諸如熱應(yīng)力和機械應(yīng)力預(yù)布局之類的事情，只是進(jìn)行功率估計，因此我們正在預(yù)先進(jìn)行設(shè)計。只要我們將整體功率保持在臨界水平下，布局布線工具就不必嘗試解決這部分問題，你預(yù)先約束了它?！?/span>

Park 同意?！改悴荒艿鹊讲季植季€完成后才將它們?nèi)空吃谝黄鸩虐l(fā)現(xiàn)它會燒毀。熱工具已進(jìn)入規(guī)劃階段?；蛘呶覀兛梢砸阅撤N方式安排時間。在設(shè)計中，當(dāng) 3D 堆棧附近發(fā)生其他情況時，我們可以關(guān)閉部分芯片。我們有熱傳感器。我們會發(fā)展到你可以盲目地做這一切的地步嗎？不，但我認(rèn)為我們已經(jīng)接近這樣的階段：使用這些工具，再加上具有專業(yè)知識的人員，我們可以開始擴大規(guī)模，以查看設(shè)計中的四到五個芯片?！?/span>

有一些巨大的挑戰(zhàn)?！父淖兊牟粌H僅是問題的規(guī)模，還有問題的性質(zhì)，」Swinnen 說。「挑戰(zhàn)在于我們有一個芯片團(tuán)隊、一個封裝團(tuán)隊、一個系統(tǒng)團(tuán)隊，他們處理不同的規(guī)模、不同的工具、不同的語言、不同的格式。它們都與 3D-IC 碰撞在一起。他們面臨著多尺度的問題，而工具還沒有準(zhǔn)備好。從晶體管的器件級到系統(tǒng)級有幾個數(shù)量級?！?/span>

那么為什么要大力發(fā)展 3D-IC 呢？

「我們從分立封裝轉(zhuǎn)向 2.5D，通過中介層傳輸信號，從而實現(xiàn)了巨大飛躍，」Alphawave Semi 的 Mallya 說道。「這顯著降低了阻抗和電阻。但即便如此，UCIe 和芯片到芯片之類的東西也會帶來信號完整性挑戰(zhàn)，并限制您從這些東西中獲得的速度以及可以組合在一起的并行塊的數(shù)量。有了 3D，帶寬將變得巨大，并且您可以擺脫中介層?！?/span>

封裝和壓力

3D 系統(tǒng)到底是什么樣子仍然不確定。

「如果你看看像英特爾 EMIB 這樣的技術(shù)，他們會在一個小型嵌入式橋上進(jìn)行芯片間連接，」Park 說。「然后他們在層壓板上對外界進(jìn)行模具處理。您必須考慮使用微凸塊進(jìn)行芯片間連接，并在其他區(qū)域使用 C4 凸塊。他們正在尋求更牢固地連接并擁有更可靠的產(chǎn)品。這就是為什么您經(jīng)常看到多層封裝，因為如果我們設(shè)計一個芯片并且采用 C4 倒裝芯片間距，那么我們就有很大的靈活性。我們可以在標(biāo)準(zhǔn)包上做到這一點。我們可以在硅中介層上做到這一點。但如果我們設(shè)計一個小芯片并將其置于 45 微米間距，就會限制我們封裝方式的靈活性。我們必須采用某種硅橋或硅中介層。在早期規(guī)劃階段，當(dāng)您確定芯片間接口時，無論哪種方式都可以工作。您可以獲得適用于 130 微米間距標(biāo)準(zhǔn)封裝的 PHY，也可以獲得適用于 45 微米間距高級封裝的 PHY?！?/span>

這將可靠性和散熱問題聯(lián)系在一起?！笩崃繉τ诋a(chǎn)品的可靠性和壽命來說是非常糟糕的，」Swinnen 說?！覆粌H材料在高溫下降解速度更快，而且熱循環(huán)（以及 3D-IC 組裝堆棧中的差異熱膨脹）會導(dǎo)致機械應(yīng)力和翹曲。這些被認(rèn)為是導(dǎo)致該領(lǐng)域電子系統(tǒng)的兩大殺手——熱故障和電氣連接故障。在 10 微米間距上擁有數(shù)十萬個微凸塊對于系統(tǒng)密度來說非常好，但這些都是非常脆弱的連接，無法承受剪切應(yīng)力或承載大量電流。對于復(fù)雜的 3D 芯片堆棧來說，系統(tǒng)可靠性是一個嚴(yán)重的問題。2.5 集成的優(yōu)點是將機械相互作用限制在芯片與中介層之間。3D 堆棧具有更加復(fù)雜的相互依賴性?！?/span>

但對于 3D 堆疊來說，情況會變得更糟嗎？「對于 2.5D 來說，這實際上更具挑戰(zhàn)性，因為如果你有一個大型硅中介層位于大型基板之上，那么它們就會很大，并且具有不同的熱膨脹系數(shù)，」Mastroianni 說。「這就是為什么會出現(xiàn)翹曲問題。如果它是單個芯片，甚至是堆疊芯片，則受到掩模版尺寸的限制，因此您永遠(yuǎn)不會擁有比掩模版更大的芯片。你沒有那些極端的東西。而且都是硅，具有相同的熱系數(shù)。現(xiàn)在仍然存在熱膨脹，并且整個切片將具有不同的溫度，因此您必須進(jìn)行分析?！?/span>

對于異構(gòu)堆疊來說情況可能會變得更糟?！溉绻@些都是 CMOS 設(shè)計，堆疊的好處是我們確實有很好的 CTE 匹配，」Park 說?！府?dāng)你將芯片貼在中介層、封裝上時，我們沒有很好的干凈的 CTE 匹配。盡管我們在構(gòu)建堆疊時會采用更密集、更緊密的引腳密度，但我們在這些器件之間具有更好的 CTE 匹配。但如果你開始混合材料的技術(shù)，CTE 可能也不匹配，這會增加額外的問題。如果我們只是混合節(jié)點，我認(rèn)為這不會是一個很大的技術(shù)挑戰(zhàn)?！?/span>

這一切都與巨大的優(yōu)化空間有關(guān)?！柑幚砺N曲類型問題的一種方法是使用連接結(jié)構(gòu)，」Mastroianni 說。「你可以控制你的音高、間距，并且你希望界面上有漂亮的統(tǒng)一的東西。大間隙可能會導(dǎo)致物體變形，但這可以通過如何設(shè)計凹凸結(jié)構(gòu)來機械地解決?！?/span>

其中一些問題是無法避免的。是德科技業(yè)務(wù)開發(fā)、營銷和技術(shù)專家 Chris Mueth 表示：「如今，光子學(xué)在很大程度上是點工具的集合，這意味著其中大部分工具往往需要手動操作。」「它們建模和模擬的結(jié)構(gòu)非?；谖锢?，因此與它們集成的許多東西都不同。要使其在電子光學(xué)系統(tǒng)中發(fā)揮作用，需要電氣工程師與光學(xué)工程師合作。它們必須整合起來，這些問題必須得到解決和充分理解。這并不容易，您可能會看到該領(lǐng)域需要做很多工作來打破這些孤島。在我們考慮將其集成到系統(tǒng)級平面規(guī)劃和優(yōu)化工具之前，這必須發(fā)生?！?/span>

額外的需求帶來了新的挑戰(zhàn)?！窪ARPA 三維異構(gòu)集成計劃的目標(biāo)之一是集成不同的技術(shù)，」Mastroianni 說。「一個應(yīng)用程序?qū)?6G 類型的速度、100 GHz 置于邏輯之上。你不能將其視為一個單獨的骰子。它們之間會產(chǎn)生電磁耦合，因此無法單獨分析它們。您必須分析復(fù)合模具才能進(jìn)行該分析。這需要一套不同的工具。電磁耦合將更具挑戰(zhàn)性?！?/span>

熱量提取

該行業(yè)直到最近才開發(fā)出可以有效分析熱量的工具?！赣性谛酒壒ぷ鞯臒岱治龉ぞ?，因此我們可以進(jìn)行分析，」Mastroianni 說。「但是，它們的速度不夠快，無法放入布局布線程序的循環(huán)中。因此，如何減輕這種影響將是一個挑戰(zhàn)。它非常依賴于環(huán)境，而且熱度正在上升，因此你不能只出售將與其他東西堆疊起來的獨立晶圓，因為它們都必須一起發(fā)揮作用?！?/span>

標(biāo)準(zhǔn)封裝可以消除的熱量是有限的?！溉绻粚?3D 堆棧分散開來為冷卻液騰出空間，就很難冷卻 3D 堆棧，」Swinnen 說道。「但這降低了裝配的好處。解決方案是采用昂貴的冷卻方案，包括液體冷卻，并在芯片上嵌入熱傳感器，如果時鐘頻率變得太熱，則可以降低時鐘頻率。較慢的時鐘意味著性能特征的降低。因此，大量使用芯片會導(dǎo)致其速度減慢，以防止熱失控?？傮w而言，電源管理是實現(xiàn) 3D 電路密度的第一限制因素?！?/span>

其他人也同意?！高@是 DARPA 的一個難題，」Mastroianni 承認(rèn)?！笩崃靠赡苁亲詣踊凸ぞ呙媾R的最大挑戰(zhàn)。DARPA 明白這是一個巨大的挑戰(zhàn)，因此將投入大量資金和研究來解決這個問題。」