了解高速ADC中增加SFDR的局限性

了解模數(shù)轉(zhuǎn)換器（ADC）中的兩個(gè)非線性源，無雜散動(dòng)態(tài)范圍（SFDR）和信噪比（SNR）。

無雜散動(dòng)態(tài)范圍（SFDR）是表征電路線性性能的常用方法。本規(guī)范在處理通信系統(tǒng)時(shí)特別有用。本文考察了A-D轉(zhuǎn)換器（ADC）的一般功能，試圖解釋限制ADC SFDR性能的兩個(gè)主要非線性源，即采樣保持（S/H）電路和ADC的編碼器部分。

我們還將了解ADC中SFDR和SNR（信噪比）之間的一般權(quán)衡，并為未來一篇關(guān)于應(yīng)用抖動(dòng)技術(shù)提高ADC SFDR的有趣討論奠定基礎(chǔ)。抖動(dòng)是一種故意向ADC輸入添加適當(dāng)噪聲分量以提高A-D轉(zhuǎn)換系統(tǒng)某些性能方面的技術(shù)。添加噪聲可以改善SFDR，這聽起來像是一種神奇的想法。

然而，在深入探討之前，讓我們快速回顧一下SFDR是什么以及為什么它很重要。

什么是無雜散動(dòng)態(tài)范圍（SFDR）？為什么SFDR很重要？

有幾種不同的規(guī)格可用于表征電路線性。一個(gè)常用的規(guī)范是SFDR度量。該度量被定義為所需信號幅度與感興趣帶寬上最大雜散的比率（圖1）。

圖1 顯示SFDR度量的圖表

當(dāng)涉及到ADC時(shí)，SFDR展示了ADC如何在存在大信號的情況下同時(shí)處理小信號。例如，考慮一個(gè)接收器應(yīng)用程序。假設(shè)ADC輸入由+1 dBm阻斷器和-75 dBm期望信號組成。在這種情況下，由于ADC的非線性，大阻斷器可能會在ADC輸出端產(chǎn)生不需要的雜散。圖2中的紫色組件顯示了這些不需要的雜散。

圖2 紫色顯示不需要的雜散的圖表

如果雜散足夠接近所需信號并且足夠大，則會將信噪比降低到不可接受的水平。當(dāng)今通信系統(tǒng)的嚴(yán)格要求可能需要95 dB范圍內(nèi)的高SFDR值。然而，普通ADC無法提供這種水平的線性。下面的表1比較了ADI公司四個(gè)高性能ADC的一些關(guān)鍵參數(shù)，可以幫助您了解高性能ADC中的SFDR范圍。

表1 四個(gè)高性能ADC的關(guān)鍵參數(shù)。數(shù)據(jù)由ADI公司提供

此外，此表突出了信噪比和SFDR指標(biāo)之間的權(quán)衡。對于本表中使用相同IC技術(shù)且功耗相同的前三個(gè)ADC，SFDR和SNR之間存在反比關(guān)系。本文稍后將深入探討這種權(quán)衡的起源。在此之前，讓我們回答一個(gè)重要問題：在高速ADC中增加SFDR的主要限制是什么？

ADC中的靜態(tài)和動(dòng)態(tài)線性

ADC是基于多種不同電路架構(gòu)設(shè)計(jì)的復(fù)雜系統(tǒng)，如閃存、SAR、Δ∑和流水線結(jié)構(gòu)。根據(jù)架構(gòu)和特定的電路實(shí)現(xiàn)，不同的電路組件可能是非線性的主要來源。盡管有許多設(shè)計(jì)，但我們?nèi)匀豢梢哉J(rèn)識到在高速ADC中增加SFDR的兩個(gè)主要局限性，即S/H電路和ADC的編碼器部分。為了更好地理解這一點(diǎn)，請考慮圖3中所示的SAR ADC的框圖。

圖3 SAR ADC的框圖

SAR數(shù)字化算法的第一步是采樣階段，在此期間S/H獲取輸入值。此樣本將在整個(gè)轉(zhuǎn)換階段保留。在轉(zhuǎn)換階段，將采集的樣本與適當(dāng)?shù)拈撝邓竭M(jìn)行連續(xù)比較，以找到輸入的數(shù)字等效值。為了確定輸出的每個(gè)比特，需要一個(gè)時(shí)鐘周期。假設(shè)采樣階段也需要一個(gè)時(shí)鐘周期，那么N位SAR ADC需要N+1個(gè)時(shí)鐘周期。圖4顯示了3位SAR ADC的S/H輸出和閾值波形。

圖4 3位SAR ADC的S/H輸出和閾值波形

這里的重點(diǎn)是，對于給定的轉(zhuǎn)換階段，無論輸入頻率如何，S/H之后的電路組件都理想地與直流信號一起工作。因此，SAR ADC的比較器或內(nèi)部DAC（數(shù)模轉(zhuǎn)換器）內(nèi)的任何非線性都不會隨著輸入頻率而變化。我們可以說，ADC編碼器部分的非線性導(dǎo)致了系統(tǒng)的靜態(tài)（或直流）非線性。靜態(tài)非線性的特征是ADC傳遞函數(shù)中的DNL（微分非線性）和INL（積分非線性）誤差。

S/H非線性怎么樣？與有效處理直流信號的編碼器部分不同，S/H“看到”交流信號。我們將在下一節(jié)討論S/H非線性的很大一部分如何隨輸入頻率而變化。因此，S/H決定了ADC的動(dòng)態(tài)（或AC）線性。

S/H電路非線性

要了解S/H非線性，請考慮圖5所示的簡單S/H電路。

圖5 S/H電路示例

該基本S/H由采樣開關(guān)S1和用于存儲采集樣本的保持電容器（Chold）組成。

電路操作包括兩種模式：采樣（或采集模式）和保持模式。在采樣模式下，開關(guān)打開，電容器電壓跟蹤輸入。在采樣時(shí)刻，開關(guān)關(guān)閉并將Chold與輸入斷開。這將啟動(dòng)保持模式，電容器將保持采集的樣本。

在實(shí)踐中，我們不可能有一個(gè)理想的零電阻開關(guān)。為了強(qiáng)調(diào)這一點(diǎn)，上圖明確顯示了開關(guān)電阻Rswitch。開關(guān)電阻的熱噪聲是高分辨率奈奎斯特速率ADC中的主要噪聲因素。為了解決這個(gè)問題，通常選擇保持電容器的值足夠大，以限制帶寬，從而限制系統(tǒng)的噪聲。然而，有限的帶寬意味著S/H的輸出不能瞬間達(dá)到其最終值。這是由于RC網(wǎng)絡(luò)的時(shí)間常數(shù)，由下式給出

 $\tau =R_{switch}{C}_{hold}$.

圖6顯示了S/H操作一個(gè)周期的示例波形。

圖6 S/H電路操作一個(gè)周期的示例波形

S/H需要一些時(shí)間（如圖中的“采集時(shí)間”所示）才能在最終值附近的指定誤差帶內(nèi)穩(wěn)定下來。在采集時(shí)間之后，S/H能夠以較小的誤差跟蹤輸入。采集時(shí)間取決于Rswitch、Chold的值和最大允許誤差。此外，采集時(shí)間對ADC的最大采樣率設(shè)定了上限。

在實(shí)踐中，開關(guān)電阻不是恒定的，可以隨著輸入電平而變化。Rswitch對輸入的依賴性會導(dǎo)致輸入相關(guān)的相移，從而產(chǎn)生諧波失真。圖7顯示了Rswitch隨輸入電平增加的情況下的示例波形。

圖7 Rswitch隨輸入電平增加時(shí)的示例波形。圖片由B.Razavi提供

請注意，這種相移（或非線性）會隨著頻率而變化。例如，在比RC網(wǎng)絡(luò)極點(diǎn)小得多的頻率下，我們的相移為零，R開關(guān)的微小變化對線性的影響可以忽略不計(jì)。然而，隨著頻率的增加，相移變得越來越顯著。

值得一提的是，R開關(guān)隨輸入的變化只是s/H非線性的一個(gè)來源。開關(guān)的輸入相關(guān)電荷注入以及輸入相關(guān)采樣時(shí)刻等機(jī)制是導(dǎo)致S/H非線性的其他現(xiàn)象。后一種機(jī)制是指開關(guān)關(guān)閉的時(shí)刻會隨著輸入電平而變化。

回轉(zhuǎn)率限制問題

S/H電路的頻率相關(guān)非線性也可以通過注意驅(qū)動(dòng)保持電容器的電路具有有限的轉(zhuǎn)換速率來解釋。圖8更詳細(xì)地顯示了典型S/H電路的框圖。

圖8 更詳細(xì)的S/H電路框圖。圖片由ADI公司提供

在該電路中，第一放大器通過向信號源提供高阻抗來緩沖輸入。它還提供電流增益來對保持電容器充電。右側(cè)放大器充當(dāng)輸出緩沖器，并在保持模式期間防止S/H輸出電壓被以下電路的輸入阻抗放電。假設(shè)輸入緩沖器的短路輸出電流為ISC。這是緩沖器可以提供給CH的最大電流。因此，轉(zhuǎn)換速率（或S/H輸出的最大變化率）由方程1給出。

方程式1

對于正弦波輸入：

信號的最大變化率由下式給出：

對于給定的大信號輸入，增加頻率會使信號的變化率大于S/H的轉(zhuǎn)換率。在這種情況下，S/H輸出不能足夠快地跟隨輸入，導(dǎo)致信號失真問題。缺乏具有足夠轉(zhuǎn)換速率以跟上快速變化的模擬輸入的S/H是許多ADC在信號帶寬超過幾兆赫時(shí)性能不佳的關(guān)鍵原因。

以ADI公司的AD9042為例。盡管AD9042是一款專門設(shè)計(jì)的具有寬帶、高SFDR前端的轉(zhuǎn)換器，但其SFDR仍會隨著輸入頻率的降低而降低，如圖9所示。

圖9 顯示AD9042的SFDR如何隨輸入頻率降低的圖表。圖片由ADI公司提供

SNR-SFDR權(quán)衡

上述討論也解釋了我們在本文前面提到的SNR-SFDR權(quán)衡。請注意，較大的保持電容器會導(dǎo)致較低的轉(zhuǎn)換速率（方程式1）和較高的失真（或較低的SFDR）。另一方面，較大的電容器會降低系統(tǒng)帶寬并提高噪聲性能（更高的信噪比）。

應(yīng)用抖動(dòng)改進(jìn)SFDR

如上所述，改進(jìn)SFDR有兩個(gè)主要局限性：S/H電路產(chǎn)生的非線性和ADC編碼器部分產(chǎn)生的非線性。外部無法減少S/H電路產(chǎn)生的失真。然而，抖動(dòng)技術(shù)可以降低ADC編碼器部分的非線性。這將在本系列的下一篇文章中討論。