SOPC中NiosII的LCD顯示驅(qū)動IP設(shè)計

如圖4所示，讀寫時序狀態(tài)機(jī)用于控制讀或者寫外設(shè)的時刻，當(dāng)讀寫完成時給出讀寫完成信號。其中，讀寫信號由圖2中的讀寫操作給出。根據(jù)CBGl28064讀寫時序要求，當(dāng)R／W為高電平時，讀取顯示RAM中的數(shù)據(jù)；當(dāng)R／W為低電平且在E的下降沿時，向顯示RAM中寫入數(shù)據(jù)。讀寫時序狀態(tài)機(jī)的讀寫信號由讀寫控制狀態(tài)機(jī)給定，其中，E為模塊使能信號。

3．2 寄存器組
寄存器組由一系列寄存器組成，為軟件提供了訪問硬件的通道。寄存器組中的寄存器是根據(jù)任務(wù)邏輯中需要實(shí)現(xiàn)的特定邏輯功能來設(shè)定的，任務(wù)邏輯中的數(shù)據(jù)通過這些寄存器傳輸。本設(shè)計中，寄存器組設(shè)定了8位頁地址寄存器、8位列地址寄存器，以及32位數(shù)據(jù)寄存器等。
3．3 Ayalon總線接口
顯示驅(qū)動的Avalon總線接口需要一個簡單的Slave端口。該端口使用較少的Avalon信號來處理簡單的寄存器讀／寫傳輸。該模塊是與Avalon總線接口的一個頂層模塊，主要功能是對任務(wù)邏輯模塊和寄存器模塊進(jìn)行例化和封裝，使其信號類型符合Avalon總線信號規(guī)范和外接模塊的信號規(guī)范。頂層接口定義如下：

3．4 顯示驅(qū)動封裝及軟件設(shè)計
直接在SOPC Builder中添加設(shè)計好的顯示驅(qū)動IP Core和Verilog HDL語言描述的文件，并根據(jù)Avalon總線傳輸規(guī)范設(shè)置好相關(guān)的信號線及傳輸參數(shù)。由于是在NiosII IDE環(huán)境下直接編寫用戶程序，可以不用編寫驅(qū)動程序。完成后，將顯示驅(qū)動IP Core添加至SOPC工程，并編譯、下載到FPGA器件中。
在NiosII IDE環(huán)境下，使用自己添加的模塊編寫程序，可直接調(diào)用甬?dāng)?shù)IOWR(BASE，OFFSET，DATA)和IORD(BASE，OFFSET)對內(nèi)部寄存器進(jìn)行讀寫。本文使用結(jié)構(gòu)體定義了一個指向模塊的結(jié)構(gòu)體指針，對寄存器進(jìn)行讀寫操作。

CBGl28064本身不帶字庫，可以通過2種方式添加字庫：一種是把所需字庫做到硬件ROM中，增加了硬件資源成本，且缺乏靈活性；另一種是在軟件中定義字庫，通過寫數(shù)據(jù)寄存器進(jìn)行顯示。本設(shè)計采用第2種方式，在軟件中定義字庫，并編寫了簡單的顯示測試程序，在液晶屏上顯示“ZHONG GUO”字樣。測試結(jié)果表明，該設(shè)計是正確可行的。此外，利用字模軟件生成的圖形數(shù)據(jù)，也可進(jìn)行圖形顯示。

結(jié)語
本文采用有限狀態(tài)機(jī)設(shè)計了CBGl28064液晶模塊驅(qū)動硬件邏輯，并將顯示驅(qū)動IP核進(jìn)行封裝構(gòu)成了一個模塊化的獨(dú)立元件，使其能夠在其他的工程中復(fù)用；在此基礎(chǔ)上，基于NiosII嵌入式處理器構(gòu)建了一個用戶定制的片上系統(tǒng)。經(jīng)過在Cyclone系列FPGA上測試，該驅(qū)動能夠在C-BGl28064液晶模塊上顯示字符、圖形。整個系統(tǒng)體現(xiàn)了SOPC嵌入式系統(tǒng)的靈活性和擴(kuò)展性。