用高帶寬混合信號示波器進行DDR驗證和調試的技巧

DDR存儲器，也稱雙倍數據率同步動態(tài)隨機存儲器，常用于高級嵌入式電路系統(tǒng)的設計，包括計算機、交通運輸、家庭娛樂系統(tǒng)、醫(yī)療設備和消費類電子產品。 DDR的廣泛采用也推動著DDR存儲器自身的研發(fā)，在DDR 1和DDR 2逐漸得到普及并成熟運用于某些行業(yè)的同時，新的DDR技術也開始出現在電子產品設計中，如DDR3(第三代DDR技術)和LPDDR(低功耗DDR技術)器件，它們能提供更高的性能。你可能認為DDR存儲器的設計非常簡明，但事實上，這些存儲器件中更高的數據率和更低的電壓常常會令你感到很難有設計裕量。此外，DDR接口是最為復雜的高速接口之一，因為每個存儲器件上都有很多引腳；DDRII/III DQS、DQ等信號線不是簡單的邏輯1和邏輯0，還包括高阻態(tài)；高速數據傳輸速率已經達到USB2.0和PCI -Express等串行技術的數百兆位每秒水平。這樣一來，驗證DDR接口成為一項繁雜的任務。雖然示波器廣泛用于DDR接口的高性能物理層驗證，但 DDR存儲器技術的復雜性使常規(guī)示波器的驗證和調試成為一項挑戰(zhàn)。它可能會限制你進一步測量的能力，如讀寫數據分離、命令觸發(fā)、狀態(tài)機解碼和協議調試。針對此，本文將重點介紹常規(guī)示波器驗證過程中所遭遇的挑戰(zhàn)，以及MSO如何應對這些挑戰(zhàn)。
　驗證挑戰(zhàn)

　　DDR存儲器接口的復雜，不僅體現在它是并行接口，每一根數據信號的傳輸率達幾百兆甚至超過1G比特每秒，而且還體現在DDR存儲器控制器和 DDR芯片間大量的信號互連。一個典型DDR器件有20個以上的信號，包括時鐘、6個控制信號、12個地址信號、1個選通信號和8個數據信號。當啟動一項操作時，存儲器控制器要通過輸出至DDR芯片的控制信號發(fā)布命令。傳統(tǒng)示波器只有4個模擬輸入通道，而您可能需要同時連接所有6個控制信號，來確定發(fā)送至 DDR接口的命令類型，更不用說很多時候設計人員需要同時觀察時鐘、數據選通和數據信號。

　　即使設計人員能根據有限的控制信號推導出命令或狀態(tài)，但依據每一控制信號的高低狀態(tài)解碼當前命令，并回溯至DDR規(guī)范的真值表仍很困難。即使有可能實現，這也會是極為費時和容易出現人為錯誤的任務。解碼成百，甚至上千的長波形跡線并保持跟蹤則會是一場噩夢。由于示波器不能自動提供實時信息，手動查錯工作將因費時費力而失去效率和效果。

　　由于受示波器通道數的限制，設計人員也許不能對所關注的信號作任何有意義的測量。例如當把示波器通道接至一個時鐘信號和三個控制信號后，就已經用完了所有的示波器通道。因此不能查看存儲器控制器要訪問的地址信號，或是正在DDR總線上傳輸的數據信號。

　　對于存儲器控制器和DDR芯片的驗證來說，隔離讀寫操作的能力至關重要。由于DDR總線上的讀和寫操作使用相同的數據選通和數據信號進行通信，沒有將讀和寫操作區(qū)分開來分析的能力意味著示波器捕獲的波形將是混亂的，不能有效表征存儲器控制器和DDR芯片的性能特性。要隔離讀寫操作，就需要用有限的示波器通道隔離用于讀寫命令的控制信號，但這是非常艱巨的任務。是否有隔離讀寫操作的更有效方法呢？

　　如果上述挑戰(zhàn)對你來說還是可以應對的，別忘了你還需要花時間驗證JEDEC規(guī)范定義的每一項測試參數。由于測試列表可能很長，因此往往難以全面表征每一項測試。進行手動測量并不可取，而更不可取的是測試報告必須人工記錄和編制報告格式。有沒有可用于執(zhí)行測量的已開發(fā)工具呢？最重要的是物理層和協議層的查錯極為棘手。通常情況下要同時使用邏輯分析儀和示波器，但這將增加成本和學習時間。上述所有對傳統(tǒng)示波器的挑戰(zhàn)導致出現了對全新示波器的巨大需求，這種示波器應有不止4 個輸入通道，還具備適用于驗證和調試DDR接口的新能力。

　　圖1：混合信號示波器(MSO9000A)上的模擬通道和邏輯通道提供復雜的觸發(fā)、狀態(tài)機解碼和協議測量，以超出傳統(tǒng)示波器的能力完成復雜的DDR驗證和調試。