通過USB接口實現(xiàn)FPGA的SelectMap配置
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3.配置時序的發(fā)生
配置數(shù)據(jù)需要在配置時序的配合下寫入 FPGA[5]。GPIF是一個可編程的狀態(tài)機，它可以采集 5個輸入引腳（RDY）的狀態(tài)，并通過 5個輸出引腳（CTL）對外產(chǎn)生任意時序，因此可用來產(chǎn)生 FPGA的配置時序。表 1說明了 FPGA在 SelectMap模式下各配置引腳的作用[5]，如圖 1所示，CCLK連接 EZ-USB提供的界面時鐘 IFCLK，D[7:0]連接端點 FIFO，其它配置引腳連接著 GPIF狀態(tài)機的 RDY及 CTL引腳。為了確保各引腳的輸入有充足的建立時間供 FPGA采樣，F(xiàn)PGA的時鐘輸入應(yīng)與 GPIF的內(nèi)部時鐘倒相。本文引用地址：http://www.butianyuan.cn/article/202585.htm
本設(shè)計方案使用了一個控制端點（端點 0）和一個大端點（端點 2）傳輸數(shù)據(jù)。其中控制端點是所有 USB設(shè)備所必備的，它用于在設(shè)備枚舉時傳輸 USB請求和相關(guān)數(shù)據(jù)，在本設(shè)計中，控制端點還用來傳輸專門設(shè)計的 USB廠商請求來控制配置進程、獲取配置狀態(tài)。大端點用來傳輸配置數(shù)據(jù)，由于配置數(shù)據(jù)需要及時、無誤的傳輸，因此使用可以同時保證傳輸準(zhǔn)確性和最大延時的中斷傳輸方式，并設(shè)置端點緩存為 1KB、做 4倍緩沖，最大傳輸間隔為一個微幀（125us），且每個傳輸間隔內(nèi)傳輸 3個有效載荷為 1KB的包（最后一個包的載荷可能小于 1KB），這樣配置數(shù)據(jù)在 USB通道中的傳輸速率可達到 3*1KB*（1/125us） =24000KB/s。
根據(jù)配置時序所設(shè)計的 GPIF狀態(tài)機的狀態(tài)轉(zhuǎn)移圖如圖 2所示。配置時鐘為 48MHz，所以 PROG低脈沖要維持 25個時鐘周期，狀態(tài)機會根據(jù)端點 FIFO的空滿狀態(tài)控制 FPGA的 CS引腳，確保 FPGA在 FIFO有配置數(shù)據(jù)輸出的情況下進行數(shù)據(jù)采樣，數(shù)據(jù)輸出在字節(jié)計數(shù)達到 FPGA配置比特流文件的字節(jié)數(shù)值時停止，500萬門的 XC3S5000為 13271936 bit[5]。
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