多端口SDRAM控制器的設計與實現(xiàn)

　　1.2 SDRAM 的基本讀寫操作

　　讀寫操作主要完成與SDRAM 的數(shù)據(jù)交換?？梢苑譃榉峭话l(fā)連續(xù)操作模式和突發(fā)連續(xù)操作模式, 非突發(fā)指的是傳送數(shù)據(jù)和地址必須是相對應一個一個的傳輸, 突發(fā)模式則是地址控制信號只需要給出首地址信息, 而數(shù)據(jù)實現(xiàn)連續(xù)傳輸過程, 突發(fā)數(shù)據(jù)的長度可以為1, 2,4, 8 和全頁。

　　1.3 刷新操作

　　動態(tài)存儲器都存在刷新問題。SDRAM 的刷新方式有自動刷新和自主刷新, 這里主要采用自動刷新方式, 每隔一段時間向SDRAM 發(fā)一條刷新命令。

　　2 基于FPGA 的多端口SDRAM 控制器設計

　　設計中選用的FPGA 是Altera 公司生產(chǎn)的CycloneII 系列中的EP2C35，選用的SDRAM 是ISSI 推出的64-MBIT 的IS42S16400B ，它是以1MWords X 16Bits X 4Banks 為組織結(jié)構(gòu)的同步動態(tài)隨機存儲器，最高時鐘頻率可達143MHz[4]。

　　視頻數(shù)據(jù)實時顯示系統(tǒng)的基本構(gòu)成如圖1 所示[5]：

　　SDRAM 作為幀緩沖器，它的上一級數(shù)據(jù)輸入是25MHz 的視頻數(shù)據(jù)采集模塊，所得到的數(shù)據(jù)經(jīng)處理以后是每個像素點30 位數(shù)據(jù)，下一級是VGA 顯示器以25MHz 的時鐘進行數(shù)據(jù)輸出，也要求是每個像素點30 位，而SDRAM 的數(shù)據(jù)寬度是16 位，因而每當存入和讀取一個像素點的數(shù)據(jù)時，各需要進行兩次傳輸。本款芯片SDRAM 的工作頻率雖然可設置為100MHz ，但是如果不加緩存的話，就不能使用頁突發(fā)模式來有效利用帶寬，而且SDRAM 內(nèi)部其他操作也需要占用一定的時間，不能達到實時顯示的效果。本文在研究有關文獻的基礎上，利用FPGA 的片上資源開辟4 個FIFO 緩存，將SDRAM 的數(shù)據(jù)端口仿真成四個虛擬端口（兩個寫端口+兩個讀端口），每個端口的數(shù)據(jù)寬度都是16位，深度是兩頁SDRAM 的大小。且按照一致的規(guī)則將30 位采集和顯示的數(shù)據(jù)分成兩組與緩存進行存取，相應的，在SDRAM 上使用兩個Bank 來分別存取每組數(shù)據(jù)。控制器根據(jù)緩存FIFO 的狀態(tài)對SDRAM 發(fā)出讀寫請求，采用頁模式突發(fā)傳輸和Bank 切換的方式來匹配時序要求。

　　SDRAM 控制器的內(nèi)部結(jié)構(gòu)如圖2 所示：

　　各功能模塊描述如下：

　　2.1 多端口讀寫控制模塊

　　該模塊是與外設交換數(shù)據(jù)的接口，并且根據(jù)緩存FIFO 的狀態(tài)，自動生成對SDRAM 的讀寫請求以及數(shù)據(jù)緩沖處理。它是本設計的核心。下面著重描述一下讀寫請求產(chǎn)生的設計過程和簡要代碼。