晶圓級(jí)可靠性測(cè)試:器件開(kāi)發(fā)的關(guān)鍵步驟（一）

　　高k柵極介電材料的電荷俘獲

　　盡管在最先進(jìn)的工藝中采用高k材料有助于解決超薄柵介質(zhì)層的漏電問(wèn)題，但天下沒(méi)有免費(fèi)的午餐。隨之而來(lái)的是很多個(gè)必須解決的技術(shù)難題。其中之一就是暫態(tài)電荷俘獲問(wèn)題。當(dāng)柵極處于偏壓狀態(tài)下，會(huì)發(fā)生暫態(tài)電荷俘獲并導(dǎo)致Vt漂移。在測(cè)量溝道載流子遷移率時(shí)，電荷俘獲問(wèn)題還會(huì)引起漏極電流降低導(dǎo)致測(cè)得的載流子遷移率有偏差。另外，電荷俘獲還會(huì)影響到HCI、NBTI和TDDB測(cè)試中器件參數(shù)退化的測(cè)量。這是由于大部分觀察到的退化現(xiàn)象是由薄膜中電荷俘獲引起的，7但想要觀察的卻是器件參數(shù)真正的退化情況。

　　電荷俘獲問(wèn)題是暫態(tài)的;也就是說(shuō)其影響與時(shí)間的相關(guān)性很強(qiáng)。傳統(tǒng)的DC方法將不會(huì)，或很大程度上不會(huì)涉及到這個(gè)問(wèn)題?，F(xiàn)在普遍采用脈沖激勵(lì)來(lái)研究暫態(tài)電荷俘獲現(xiàn)象。

　　圖5所示的是兩套不同的單脈沖電荷俘獲（SPCT）測(cè)量系統(tǒng)的原理圖。在每套系統(tǒng)中，晶體管的漏極接一定的偏壓，在將脈沖激勵(lì)加到柵極上。由柵極脈沖引起Id的變化被記錄在示波器上。圖中兩套系統(tǒng)的不同之處在于帶寬，圖5b中所示的系統(tǒng)帶寬很高，可以捕獲很快的脈沖反應(yīng)（一直到數(shù)十納秒）。電荷陷阱一般對(duì)如此高速的脈沖都沒(méi)有反應(yīng)。因此可以測(cè)量到將電荷俘獲現(xiàn)象降至最低的“凈”晶體管性能。圖6所示為分別使用長(zhǎng)脈沖寬度（方波）和短脈沖寬度（三角波）測(cè)量SPCT的結(jié)果;在長(zhǎng)脈沖寬度激勵(lì)的Id-Vg曲線(xiàn)中，磁滯現(xiàn)象即是由電荷俘獲造成的。在短脈沖激勵(lì)的SPCT測(cè)試中，也可以觀察到一些磁滯現(xiàn)象，這是由于薄膜在較短的時(shí)間里也俘獲了一部分電荷造成的。

　　在較短脈沖寬度情況下，電荷俘獲現(xiàn)象將會(huì)大大減弱，因此測(cè)得的Id比DC條件下測(cè)量值要高（圖7）。

　　如果將使用脈沖I-V曲線(xiàn)得到的數(shù)據(jù)帶入到模型中，計(jì)算所預(yù)測(cè)的溝道載流子遷移率會(huì)高一些，這更能反映這類(lèi)高速開(kāi)關(guān)晶體管的實(shí)際性能（即在實(shí)際使用時(shí)，晶體管受到電荷俘獲現(xiàn)象的影響并不是很大）。

　　針對(duì)不同應(yīng)用范圍的晶體管，分別表征其電荷俘獲現(xiàn)象將會(huì)過(guò)于復(fù)雜。因此建模工程師們?nèi)绻梢栽谠O(shè)計(jì)時(shí)不考慮這一現(xiàn)象那將再好不過(guò)。如果可以在儀器的選擇和測(cè)試系統(tǒng)的搭建時(shí)，避免與DC或慢脈沖激勵(lì)相聯(lián)系的假象，那么測(cè)得的結(jié)果就已經(jīng)足夠接近真實(shí)值了。這樣建立的模型可以用于操作條件的設(shè)計(jì)優(yōu)化。另外，隨著沉積薄膜質(zhì)量和消除電荷俘獲退化效應(yīng)兩個(gè)方面不斷取得進(jìn)展，工藝工程師們也需要可以表征和追蹤性能提高的測(cè)試手段。

　　除了在常規(guī)工作的晶體管中關(guān)注電荷俘獲現(xiàn)象外，還可以有意在柵極中引入應(yīng)力造成電荷注入。這種現(xiàn)象被稱(chēng)為電荷抽取。這樣做的目的是雙重的：首先，這樣可以控制注入電荷的數(shù)量;其次，可以確定界面的損壞是否是應(yīng)力造成的，以及這些界面處的損壞如何影響介電層的電荷俘獲行為。當(dāng)施加應(yīng)力之后，可以用電荷抽取電流發(fā)現(xiàn)界面處是否有損壞。