同步異步復(fù)位與亞穩(wěn)態(tài)可靠性設(shè)計(jì)

異步復(fù)位相比同步復(fù)位：

　　1. 通常情況下(已知復(fù)位信號(hào)與時(shí)鐘的關(guān)系)，最大的缺點(diǎn)在于異步復(fù)位導(dǎo)致設(shè)計(jì)變成了異步時(shí)序電路，如果復(fù)位信號(hào)出現(xiàn)毛刺，將會(huì)導(dǎo)致觸發(fā)器的誤動(dòng)作，影響設(shè)計(jì)的穩(wěn)定性。

　　2. 同時(shí)，如果復(fù)位信號(hào)與時(shí)鐘關(guān)系不確定，將會(huì)導(dǎo)致亞穩(wěn)態(tài)情況的出現(xiàn)。下面先給出一個(gè)例子，然后就亞穩(wěn)態(tài)進(jìn)行重點(diǎn)討論。

　　亞穩(wěn)態(tài)的定義(說(shuō)明)：

　　在 Howard Johnson 的《High Speed Digital Design: A Handbook of Black Magic》一書(shū)中，專門就邏輯電路的亞穩(wěn)態(tài)作了專門的分析。由于 timing margine 不夠，電路的輸入沒(méi)有能夠上到所需要的邏輯電平高度，導(dǎo)致邏輯器內(nèi)部不得不花費(fèi)額外的時(shí)間使得輸出達(dá)到所需的穩(wěn)定邏輯狀態(tài)，這個(gè)額外的時(shí)間，我們也叫作決斷時(shí)間(resolution time)。在 Johnson舉的例子里，邏輯器件的邏輯電平是用電容來(lái)維持的，如果時(shí)序不夠，就好像給電容充電不足。

　　Howard Johnson 在書(shū)中(P123 頁(yè)-3.11.2)用一個(gè) flip-flop 的例子來(lái)說(shuō)明亞穩(wěn)態(tài)(metastable behavior)。

　　書(shū)中用一個(gè) amplifier，兩個(gè) switch，一個(gè)電容來(lái)模擬 flip-flop 的工作狀態(tài)。電容用來(lái)保存電路的邏輯電平，兩個(gè) switch 狀態(tài)的改變可以模擬數(shù)據(jù)的輸入和 flip-flop 的工作狀態(tài)。在flip-flop開(kāi)始翻轉(zhuǎn)之前，輸入數(shù)據(jù)的邏輯電平存儲(chǔ)在電容里，然后flip-flop通過(guò)一個(gè)switch S1斷開(kāi)與輸入端的連接，同時(shí)通過(guò) amplifier(帶有一個(gè)正反饋環(huán))開(kāi)始進(jìn)行內(nèi)部的翻轉(zhuǎn)機(jī)制。

　　從輸入端 switch S1斷開(kāi)，和正反饋環(huán)上的 switch S2閉合開(kāi)始，amplifier 就處于一個(gè)冪指數(shù)形式的中間態(tài)，或者說(shuō)是不穩(wěn)定態(tài)(形象地說(shuō)就是“工作中”)，可以用如下式子表達(dá)：

　　V(out)=V(in)exp[kt]。

　　其中 V(in)表示輸入邏輯的電平，V(out)表示輸出的邏輯電平。k 是一個(gè)時(shí)間常數(shù)，它和 amplifier 的帶寬以及正反饋環(huán)路有關(guān)。

　　我們看到，如果 flip-flop 在用電容對(duì)輸入電壓采樣的時(shí)間過(guò)短，也就是所謂的時(shí)序不夠，就會(huì)導(dǎo)致 V(in)的值很小，對(duì)于 flip-flop 就需要花很長(zhǎng)的時(shí)間使得輸出邏輯 V(out)達(dá)到標(biāo)準(zhǔn)電平，也就是說(shuō)電路處于中間態(tài)的時(shí)間變長(zhǎng)，使得電路“反應(yīng)”變遲鈍。這就是我們所說(shuō)的“亞穩(wěn)態(tài)”。

　　從 Johnoson 的一系列試驗(yàn)可以看出，隨著 timing margine 不足程度的加深，邏輯電路“反應(yīng)”會(huì)越來(lái)越慢，當(dāng)超過(guò)一定的極限時(shí)候，邏輯電路就沒(méi)有輸出。

　　可以說(shuō)，電路亞穩(wěn)態(tài)的存在，會(huì)給時(shí)序設(shè)計(jì)帶來(lái)很多連鎖反應(yīng)。因此 ，對(duì)于高速邏輯電路的設(shè)計(jì)，充分的 timing margine 是必需的。