使用MATLAB和Simulink算法創(chuàng)建FPGA原型（二）
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盡管HDL協(xié)同仿真速度較慢，但它卻提高了HDL代碼的可見(jiàn)性。因此，它很適合針對(duì)FPGA在環(huán)仿真過(guò)程中發(fā)現(xiàn)的問(wèn)題區(qū)域進(jìn)行更詳細(xì)的分析。
總結(jié)
如果工程師遵循本文所述的四種最佳方法，開(kāi)發(fā)FPGA原型將比傳統(tǒng)的手動(dòng)工作流程快出許多，并能使工程師信心倍增。此外，工程師還可以在整個(gè)開(kāi)發(fā)過(guò)程中繼續(xù)優(yōu)化自己的模型，并快速地重新生成有關(guān)FPGA實(shí)現(xiàn)的代碼。與依賴手工編寫(xiě)HDL的傳統(tǒng)工作流程相比，這種能力可以顯著縮短設(shè)計(jì)迭代的周期。
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評(píng)論