基于實(shí)驗(yàn)方法揭示競(jìng)爭(zhēng)冒險(xiǎn)的成因奧秘

　　本文依據(jù)測(cè)試結(jié)果進(jìn)行研究，給出10 Hz～1 MHz TTL信號(hào)下競(jìng)爭(zhēng)冒險(xiǎn)的成因見解。

　　2 競(jìng)爭(zhēng)冒險(xiǎn)的測(cè)試

　　2.1 競(jìng)爭(zhēng)冒險(xiǎn)概念

　　在數(shù)字電路中，如果輸入端信號(hào)之間存在著時(shí)間延遲[1]，那么輸出端有可能產(chǎn)生干擾脈沖 [1-2]。當(dāng)干擾脈沖幅度達(dá)到開門電平，對(duì)后級(jí)電路、敏感電路將會(huì)造成危害。將時(shí)間延遲比作競(jìng)爭(zhēng)，干擾脈沖比作冒險(xiǎn)，即所謂的“競(jìng)爭(zhēng)冒險(xiǎn)”。競(jìng)爭(zhēng)冒險(xiǎn)的核心是干擾脈沖，研究競(jìng)爭(zhēng)冒險(xiǎn)實(shí)質(zhì)是研究干擾脈沖。

　　2.2 測(cè)試電路

　　經(jīng)過(guò)對(duì)多種邏輯電路的試驗(yàn)和比較，能同時(shí)在脈沖信號(hào)上升沿、下降沿產(chǎn)生干擾脈沖，異或門表現(xiàn)突出?，F(xiàn)以異或門74LS86芯片為例，設(shè)計(jì)出7 級(jí)異或門競(jìng)爭(zhēng)冒險(xiǎn)測(cè)試電路。

　　異或運(yùn)算表達(dá)式：Z = AB+AB，其輸入相同(0 0，1 1)，輸出為0;輸入不同(0 1，1 0)，則輸出為1。若將A、H端接入TTL數(shù)字信號(hào)源， B～G端接1態(tài)，分析奇數(shù)門A7的輸入和輸出。信號(hào)源初始態(tài)假設(shè)為0，即H為0，Z6 為0，A7輸入為0 0，則Z7為0;假設(shè)為1，即H為1， Z6為1，A7輸入為1 1，則Z7仍為0。經(jīng)分析：當(dāng)A、 H接入信源，B～G都為1態(tài)時(shí)，A7 的輸入或?yàn)? 0或?yàn)? 1，而Z7都為0。由于H、Z 6是延遲信號(hào)(兩信號(hào)間存在時(shí)間延遲)，所以， Z7示波器觀測(cè)時(shí)將會(huì)顯示出一根帶有干擾脈沖的橫亮線。

　　2.3 測(cè)試方法

　　競(jìng)爭(zhēng)冒險(xiǎn)的測(cè)試，主要是對(duì)時(shí)間延遲 t和干擾脈沖幅度Vp-p的測(cè)試 [1，3]。為對(duì)干擾脈沖全面認(rèn)識(shí)，本文同時(shí)也對(duì)干擾脈沖寬度(簡(jiǎn)稱干脈寬) tp、干擾脈沖1 0狀態(tài)位置(簡(jiǎn)稱干脈態(tài)) Vp1/Vp0進(jìn)行了測(cè)試。

　　⑴將A、H端接入100 kHz TTL信號(hào)，B～G端接1態(tài)。示波器探極Y1、Y2分別接入 H、Z6端，反復(fù)調(diào)節(jié)示波器捕捉測(cè)試對(duì)象，測(cè)出時(shí)間延遲 t，即上升沿t≈75ns，下降沿t≈90ns。

　?、票３症艤y(cè)試條件和方法，只將探極Y2改接到Z7，測(cè)出干擾脈沖幅度V p-p。即上升沿Vp-p≈2.9V，下降沿 Vp-p≈2.6V。

　?、钦螲，Z6，Z 7為完整的上升沿、下降沿競(jìng)爭(zhēng)冒險(xiǎn)波形(見圖4) tp，Vp1/ Vp0參數(shù)標(biāo)在圖中。

　　3 競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生條件

　　3.1 干擾脈沖產(chǎn)生過(guò)程

　　在上升沿：當(dāng)先到的H由0→1過(guò)渡上升了Vp-p≈1.9V為1態(tài)，此時(shí)的Z 6也在上升(約上升0.6V)但仍為0態(tài)，H、 Z6的異或使Z7由0變1;當(dāng)后到的 Z6也由0→1過(guò)渡上升了Vp-p ≈3.3V為1態(tài)，此時(shí)H、Z6都為1態(tài)，它們的異或使 Z7由1回到0，所以Z7 的橫亮線上瞬間產(chǎn)生出干擾脈沖。

　　時(shí)間延遲t≈75ns，干擾脈沖幅度 Vp-p≈2.9V，干脈寬tp ≈80ns，干脈態(tài)Vp1位置在H上升約1.9V處的垂線上，Vp0位置在Z6 上升約3.3V處的垂線上。根據(jù)干脈寬tp ，可知另一干脈態(tài)Vp0位置。

　　在下降沿：當(dāng)先到的H，由1→0過(guò)渡下降了Vp-p≈3.8V為0態(tài), 此時(shí)的Z6也在下降(約下降1.2V)但仍為1態(tài)， H、Z6的異或使Z7 由0變1;當(dāng)后到的Z6也由1→0過(guò)渡下降了 Vp-p≈4.0V為0態(tài)，此時(shí)H、Z 6都為0態(tài)，它們的異或使Z7由1回到0，所以 Z7的橫亮線上瞬間也產(chǎn)生出干擾脈沖。時(shí)間延遲 t≈90ns，干擾脈沖幅度Vp-p≈2.6V，干脈寬 tp≈70ns，干脈態(tài)Vp1 位置在H下降約3.8V處的垂線上，Vp0 位置在Z6下降約4.0V處的垂線上。也根據(jù)干脈寬 tp，可知另一干脈態(tài)Vp0 位置。

　　在上升沿和下降沿，干擾脈沖幅度大小不等。由于線間電容、電感等噪聲的存在和影響，干擾脈沖是個(gè)非對(duì)稱波形，表現(xiàn)為上升時(shí)間長(zhǎng)變化緩慢，下降時(shí)間短變化陡峭并且存在過(guò)沖現(xiàn)象。

　　3.2 競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生條件

　　由圖4可以看出，競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生受到四個(gè)要素的制約，即時(shí)間延遲、過(guò)渡時(shí)間、邏輯關(guān)系和延遲信號(hào)相位。時(shí)間延遲 [1]，即信號(hào)在傳輸中受路徑、器件等因素影響，輸入端信號(hào)間出現(xiàn)的時(shí)間差異[2];過(guò)渡時(shí)間，即脈沖信號(hào)狀態(tài)不會(huì)發(fā)生突變，必須經(jīng)歷一段極短的過(guò)渡時(shí)間[2];邏輯關(guān)系，即邏輯函數(shù)式[4];延遲信號(hào)相位，即延遲信號(hào)狀態(tài)間的相位關(guān)系，涵蓋延遲信號(hào)同相位和延遲信號(hào)反相位兩個(gè)方面。延遲信號(hào)狀態(tài)變化相同的則是延遲信號(hào)同相位，反之則是反相位。H、Z6 是延遲信號(hào)同相位，在異或邏輯產(chǎn)生了干擾脈沖。若H 、Z6是延遲信號(hào)反相位，即便異或邏輯也產(chǎn)生不了干擾脈沖。

　　信號(hào)在傳輸中，時(shí)間延遲現(xiàn)象隨時(shí)存在，而干擾脈沖則時(shí)有時(shí)無(wú)，究其原由是邏輯關(guān)系和延遲信號(hào)相位要素在起關(guān)鍵作用。干擾脈沖是延遲信號(hào)在狀態(tài)改變的過(guò)渡期間產(chǎn)生的，所以，時(shí)間延遲和過(guò)渡時(shí)間要素是競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生原因 [2]，邏輯關(guān)系和延遲信號(hào)相位要素是競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生機(jī)制。由原因和機(jī)制，構(gòu)成競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生條件。當(dāng)電路滿足產(chǎn)生條件時(shí)，則一定產(chǎn)生干擾脈沖。

　　4 競(jìng)爭(zhēng)冒險(xiǎn)的演變過(guò)程

　　4.1 不同路徑、頻率信號(hào)的競(jìng)爭(zhēng)冒險(xiǎn)測(cè)試

　　將圖1電路由7級(jí)擴(kuò)大到11級(jí)(電路圖略)，可通過(guò)更長(zhǎng)路徑和不同頻率信號(hào)來(lái)探究各奇數(shù)門競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生以及演變情況，見表的測(cè)試參數(shù)。

　　表1記錄了11級(jí)異或門電路在10 Hz～1 MHz TTL信號(hào)時(shí)，各奇數(shù)門信號(hào)在上升沿(￡)和下降沿(￡)的時(shí)間延遲t、干擾脈沖幅度Vp-p ，以及干脈寬tp和干脈態(tài)V p1/Vp0的測(cè)試參數(shù)。對(duì)于1MHz以上信號(hào)的競(jìng)爭(zhēng)冒險(xiǎn)，擬作另文研究。表1中的陰影部分是“2 競(jìng)爭(zhēng)冒險(xiǎn)的測(cè)試”中的測(cè)試參數(shù)。

　　4.2 競(jìng)爭(zhēng)冒險(xiǎn)與信號(hào)頻率、傳輸路徑間的關(guān)系

　　各奇數(shù)門在10 Hz～1 MHz信號(hào)時(shí)的輸出幾乎相同，表明競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生與信號(hào)頻率無(wú)關(guān)。隨著奇數(shù)門的增加t也在增大，表明競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生與信號(hào)傳輸路徑有關(guān)，即與時(shí)間延遲有關(guān)。

4.3 競(jìng)爭(zhēng)冒險(xiǎn)各參數(shù)間的關(guān)系

　　記錄表中A1在上升沿的各參數(shù)全部為0，而下降沿除了t≈0其他參數(shù)出現(xiàn)了較小數(shù)值。A3的上升沿和下降沿，各參數(shù)都在迅速增大。A5以及A7 ～A11的上升沿和下降沿，有的參數(shù)趨于穩(wěn)定，有的參數(shù)繼續(xù)增大。各參數(shù)的演變說(shuō)明如下。

　　⑴競(jìng)爭(zhēng)冒險(xiǎn)的演變，經(jīng)歷萌生期、發(fā)展期和成熟期。A1是萌生期，Vp-p≈0.06V，干擾脈沖雛形開始生成;A3是發(fā)展期，Vp-p≈0.7～0.9V小于開門電平;A5～A11是成熟期，Vp-p≈2.7～3.2V大于開門電平。表明萌生期、發(fā)展期是安全期，干擾脈沖不具危害，而成熟期是危險(xiǎn)期，干擾脈沖存在極大危害性。

　?、脐P(guān)于t和Vp-p：在萌生期t≈0，Vp-p≠0;在發(fā)展期t、Vp-p都在迅速壯大;在成熟期t、Vp-p繼續(xù)增大。表明t大則Vp-p大，t、Vp-p之間存在一定的比例關(guān)系。

　　(3) 關(guān)于t和tp：除了萌生期t≈0外，在發(fā)展期和成熟期，t的上升沿/下降沿變化范圍45～100ns/65～115ns，tp的上升沿/下降沿變化范圍50～105ns /50～90ns，表明t與tp大致相等。

　　(4) 關(guān)于Vp1/Vp0：上升沿1.6V/3.0V～2.1V/3.3V，下降沿1.6V/1.6V～3.8V/4.1V，表明不同期的干擾脈沖幅度大小不等、狀態(tài)位置不同。

　　5 競(jìng)爭(zhēng)冒險(xiǎn)的抑制措施設(shè)置

　　揭秘競(jìng)爭(zhēng)冒險(xiǎn)的成因，旨在競(jìng)爭(zhēng)冒險(xiǎn)的研究和應(yīng)用。由記錄表知道，A3的Vp-p小于開門電平，A5的Vp-p大于開門電平，所以，在發(fā)展期和成熟期之間設(shè)置競(jìng)爭(zhēng)冒險(xiǎn)抑制措施較為適宜。因此，競(jìng)爭(zhēng)冒險(xiǎn)抑制措施。比如封鎖脈沖、濾波電容、修改邏輯等方法都可抑制或消總有兩面性，競(jìng)爭(zhēng)冒險(xiǎn)也不例外，已有文獻(xiàn)報(bào)道，將競(jìng)爭(zhēng)冒險(xiǎn)用于集成電路設(shè)計(jì)取得了滿意效果[6]。

　　6 結(jié)語(yǔ)

　　競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生與信號(hào)頻率無(wú)關(guān);時(shí)間延遲t大則干擾脈沖幅度Vp-p大，時(shí)間延遲t與干擾脈沖寬度tp大致相等，不同期的干擾脈沖幅度大小不等，狀態(tài)位置不同;時(shí)間延遲、過(guò)渡時(shí)間、邏輯關(guān)系和延遲信號(hào)相位，構(gòu)成競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生條件。當(dāng)電路滿足產(chǎn)生條件時(shí)，則一定產(chǎn)生干擾脈沖。競(jìng)爭(zhēng)冒險(xiǎn)的演變過(guò)程，經(jīng)歷萌生期、發(fā)展期和成熟期。萌生期、發(fā)展期是安全期，干擾脈沖不具危害，而成熟期是危險(xiǎn)期，干擾脈沖存在極大危害性。競(jìng)爭(zhēng)冒險(xiǎn)抑制措施，建議電路從第四級(jí)門開始設(shè)置。為對(duì)干擾脈沖的全面認(rèn)識(shí)，本文同時(shí)也給出了不同時(shí)期干擾脈沖的寬度tp、狀態(tài)位置Vp1/Vp0以及變化范圍。