USB 3.0時(shí)代如何為接口提速

　　2012年4月底，隨著英特爾發(fā)布新一代的ivy bridge芯片組的原生支持USB3.0，更讓USB3.0走下神壇。成本的降低讓消費(fèi)者買得起、用得起，普及性大為提升。另外，業(yè)界龍頭微軟將于2012年推出全新的Windows 8，其中裝載USB3.0原生驅(qū)動(dòng)程序，這使得USB3.0主控芯片的使用者將獲得更好的兼容性，也帶動(dòng)計(jì)算機(jī)、芯片供應(yīng)商大規(guī)模部署USB 3.0相關(guān)產(chǎn)品。尤其是USB 3.0接口大幅了提升USB 2.0接口的效能瓶頸，利用PCIe技術(shù)重新取得外部高速接口的規(guī)格優(yōu)勢(shì)，加上多埠支持的Host芯片技術(shù)日益成熟，將在PC和筆記本中大量裝載，吸引更多廠商支持USB 3.0高速接口，USB3.0接口將迎來(lái)全面普及時(shí)代。

　　目前，市場(chǎng)上各種USB3.0規(guī)格的電子產(chǎn)品及外設(shè)眾多，USB3.0最大傳輸帶寬高達(dá)4.8Gbps，傳輸速度比USB 2.0提升10倍，其最大優(yōu)點(diǎn)在于USB 3.0保留了即插即用功能并可充當(dāng)供電來(lái)源，且能與USB 2.0兼容，除了為廠商帶來(lái)更多利潤(rùn)外，也讓使用者能夠方便升級(jí)，并享受其創(chuàng)新功能。除了臺(tái)式計(jì)算機(jī)和筆記本電腦等主機(jī)端，USB3.0還將應(yīng)用于各種計(jì)算機(jī)外部設(shè)備，包括U盤(pán)、外接式硬盤(pán)等。據(jù)研究機(jī)構(gòu)IDC的預(yù)測(cè)，到2015年，USB3.0出貨量將加速倍增至23億，其中50%將應(yīng)用在存儲(chǔ)功能上，這部分市場(chǎng)規(guī)模將達(dá)到400億元。業(yè)界認(rèn)為2012年第二季PC與筆記本裝載多埠USB 3.0高速接口的比例將大幅增加，其原因一方面是USB 3.0多埠Host芯片解決方案成本持續(xù)壓低，另一方面則是USB 3.0的外圍產(chǎn)品也不再局限于外接硬盤(pán)、U盤(pán)等產(chǎn)品，預(yù)計(jì)將會(huì)有移動(dòng)電話、平板電腦、數(shù)碼相機(jī)等推出。

　　高性能USB3.0物理層IP

　　智原科技在USB3.0物理層IP的第一個(gè)產(chǎn)品就是2008年8月USB-IF協(xié)會(huì)在Intel舉辦的IDF上展出的全球第一個(gè)USB3.0原型。如圖1所示，USB3.0 物理層IP主要包含二大部分：PMA（Physical Medium Attachment Sublayer）和PCS（Physical Coding Sublayer）。

　　圖1：USB3.0 物理層IP主要包含PMA和PCS。

　　PCS部分主要是進(jìn)行自動(dòng)協(xié)商（Auto negotiation）及8b/10b編碼及解碼。自動(dòng)協(xié)商通過(guò)兩個(gè)連接的設(shè)備選擇常見(jiàn)的傳輸參數(shù)，如速度和流量控制，在這個(gè)過(guò)程中，所連接的設(shè)備首先先各自以自已的最高速傳輸，再協(xié)商找出二邊都能支持的最高速作為傳輸模式。決定傳輸模式后，PCS即對(duì)被傳送和接受的信息編碼和解碼，目的是使接收器更容易恢復(fù)信號(hào)。

　　PMA部分主要處理模擬的高速信號(hào)，該信號(hào)速度高達(dá)5Gbps。在傳輸線方面，USB3.0支持長(zhǎng)達(dá)3米的四線差分信號(hào)線及11英寸PCB。如圖2所示，5Gbps信號(hào)在長(zhǎng)線纜上采用的是差分信號(hào)方式傳輸，從而避免信號(hào)被干擾及減少電磁干擾（EMI）問(wèn)題。PMA電路分為以下六個(gè)主要模塊。

　　圖2：5Gbps信號(hào)采用差分傳輸可以減少電磁干擾。

　　并串聯(lián)（P2S，Parallel to Serial）：將較低速的并行信號(hào)轉(zhuǎn)成高速的串行信號(hào)。

　　展頻頻率產(chǎn)生器（SSCG，Spread Spectrum Clock Generator）：如圖3所示，在5Gbps的傳輸速度下往低速進(jìn)行三角展頻。這一展頻的動(dòng)作可使信號(hào)在傳輸線及PCB的信號(hào)傳輸時(shí)減少電磁干擾問(wèn)題。

　　圖3：5Gb/ps的傳輸速度往低速做三角展頻。

　　TX Driver：該模塊將5Gbps的高速單端信號(hào)轉(zhuǎn)換成高速差分信號(hào)，并根據(jù)USB3.0規(guī)格產(chǎn)生3.5dB/6dB去加重（de-emphasis），在TX端口利用3.5dB/6dB去加重來(lái)加強(qiáng)高頻的能量，避免傳輸損失使得眼圖的開(kāi)度變小。

　　低頻周期信號(hào)偵測(cè)器（LFPS Detector，Low Frequency Period Signal Detector）：如果鏈接處于某種閑置狀態(tài)，則可通過(guò)低頻周期信號(hào)發(fā)送低頻周期信號(hào)（LFPS）進(jìn)行通信，這種方式的功耗明顯低于SuperSpeed信號(hào)發(fā)送方式。事實(shí)上，不管是主機(jī)還是設(shè)備發(fā)送LFPS，都會(huì)退出閑置模式。

　　RX Receiver：該接收器包含均衡器模塊和時(shí)鐘-數(shù)據(jù)恢復(fù)模塊。均衡器接收高速5Gbps的高速信號(hào)，并對(duì)因傳輸損失的高頻能量做補(bǔ)償，使時(shí)鐘-數(shù)據(jù)恢復(fù)模塊在鎖存數(shù)據(jù)時(shí)，眼圖擁有較大開(kāi)度。

　　串并聯(lián)（S2P，Serial to Parallel）：將接收下來(lái)較高速的串行信號(hào)轉(zhuǎn)成高速的并行信號(hào)。
USB 3.0控制器硬件電路主要處理USB3.0協(xié)議的數(shù)據(jù)與控制路徑。接口部分包括兩種接口模塊：一種是與USB 3.0物理層進(jìn)行通信的PIPE接口模塊，另一種是與SoC芯片內(nèi)部AHB總線進(jìn)行通信的AHB總線接口模塊，綜合結(jié)果顯示總線速度可以超過(guò)266MHz。USB 3.0設(shè)備控制器結(jié)構(gòu)如圖4所示。USB3.0鏈路層模塊（U3LKL）實(shí)現(xiàn)了USB 3.0規(guī)范第7章 “Link Layer Specification”所要求的指標(biāo)，整個(gè)模塊始終工作在125MHz。

　　圖4：USB 3.0設(shè)備控制器結(jié)構(gòu)框圖。

　　模塊里包含了鏈路封包傳送仲裁器、鏈路封包接收器、鏈路封包提取器、鏈路有序集接收器、鏈路字節(jié)驅(qū)動(dòng)器、鏈路擾頻/解擾器、鏈路層訓(xùn)練及狀態(tài)機(jī)等功能模塊。其中的鏈路封包傳送仲裁器從“協(xié)議層傳送封包接口”、“標(biāo)頭重試緩沖”以及“傳送鏈路命令模塊”等三個(gè)地方選擇數(shù)據(jù)來(lái)源?；凇版溌穼佑?xùn)練及狀態(tài)機(jī)”的狀態(tài)，8b_driver模塊會(huì)傳送諸如TSEQ、TS1、TS2或一般封包等相應(yīng)數(shù)據(jù)。擾頻器模塊將基于從TS2分析而得到的“鏈路配置字段”來(lái)決定是否傳送加擾數(shù)據(jù)到PIPE接口。

　　USB 3.0協(xié)議層模塊（U3PTL）負(fù)責(zé)處理從鏈路層模塊送入的SS 封包，并且決定適當(dāng)?shù)姆磻?yīng)，再將數(shù)據(jù)寫(xiě)入BFM，更新與封包EP有關(guān)的上下文。協(xié)議層模塊決定響應(yīng)的類型，例如NRDY、ERDY、STALL、ACK以及PING_RESPONSE，該模塊還要從BFM的IN EP請(qǐng)求數(shù)據(jù)傳輸。如果數(shù)據(jù)準(zhǔn)備好了且標(biāo)頭是所期望的，該模塊也會(huì)將DP封包數(shù)據(jù)寫(xiě)到BFM 的OUT EP，整個(gè)模塊同樣也工作在125MHz。

　　USB 3.0電源管理模塊（U3PWE）負(fù)責(zé)處理PowerDown模式以及發(fā)送和偵測(cè)LFPS信號(hào)的類型?；贚TSSM的狀態(tài)，U3PWE將會(huì)依照PIPE的規(guī)范來(lái)控制PowerDown模式。電源管理模塊工作在aux_clk時(shí)鐘域，該時(shí)鐘域在cclk和low_power_clk等兩個(gè)時(shí)鐘域間切換。在一般模式下，aux_clk就是cclk；在U3/Disabled模式下，aux_clk會(huì)被切換到low_power_clk以達(dá)到節(jié)省功耗的目的。

　　USB3.0產(chǎn)品的PCB布線設(shè)計(jì)

　　為維持USB 3.0 5Gbps超高速信號(hào)傳輸?shù)男盘?hào)完整性，在PCB設(shè)計(jì)考慮時(shí)，需要確保特性阻抗的匹配，并采取抑制信號(hào)衰減的對(duì)策。特性阻抗的整合重點(diǎn)是配線幅度與配線間隔的調(diào)整以及通孔的設(shè)計(jì)；而信號(hào)衰減控制所涉及的領(lǐng)域，除了USB 3.0物理層傳輸電路與接收電路的設(shè)計(jì)之外，還需要注意PCB的設(shè)計(jì)。

　　一般消費(fèi)類產(chǎn)品在進(jìn)行PCB材料的選擇時(shí)，基于成本考慮因素會(huì)選擇普通的FR-4 多層板來(lái)設(shè)計(jì)，PCB 板廠商制造時(shí)會(huì)有±10%的誤差變化。這也是為何需要將差分信號(hào)線盡可能靠近的原因。同時(shí)，不同的PCB電路板材質(zhì)會(huì)有不同的介電常數(shù)，建議在預(yù)布線時(shí)與PCB板制造商討論P(yáng)CB Stack-Up堆棧結(jié)構(gòu)的設(shè)計(jì)，以符合高速線路阻抗控制條件。在實(shí)際設(shè)計(jì)時(shí)，建議可以通過(guò)調(diào)整走線寬度（Trace Width）來(lái)改變Z Diff，不建議調(diào)整線距S。通常，PCB線路板供應(yīng)商會(huì)提供線間距（Line-to-Line Spacing）的最小參考。

　　要設(shè)計(jì)一個(gè)具有USB 3.0差分傳輸線（Differential Signal）架構(gòu)的PCB，并符合信號(hào)完整性的測(cè)試要求，兩組差分信號(hào)高速信號(hào)線SSRX+/-及SSTX+/-的走線必須有良好的對(duì)稱性與合適的PCB Stack-Up堆棧結(jié)構(gòu)設(shè)計(jì)。PCB電路板的走線可以采用微