亞微米CMOS電路中VDD-VSSESD保護(hù)結(jié)構(gòu)設(shè)計(jì)二

　　3.1 仿真分析

　　在亞微米的ESD結(jié)構(gòu)的設(shè)計(jì)中，一種常見的具體的ESD瞬態(tài)檢測電壓如圖2 VDD-VSS間的電壓鉗位結(jié)構(gòu)。其原理如下：

　　主要利用結(jié)構(gòu)中的RC延遲作用，一般T=RC被設(shè)計(jì)為100ns-1000ns之間，而ESD脈沖通常為納秒級(jí)，其上升時(shí)間為十幾納秒。初始狀態(tài)，IC處于懸空狀態(tài)下，當(dāng)個(gè)正ESD電壓出現(xiàn)在VDD電源線上，而VSS相對(duì)為0時(shí)，Vx通過RC開始充電，由于其充電常數(shù)T比VDD的上升時(shí)間大的多，致使Vx無法跟隨VDD的變化，從而使P0管打開，N0管關(guān)閉，Vg電壓迅速上升，N1大管開啟，從而提供了一個(gè)從VDD到VSS的低阻抗大電流泄放通道并對(duì)內(nèi)部的VDD與VSS有一個(gè)電壓鉗位作用，從而有效地保護(hù)了內(nèi)部電路。 在正常上電時(shí)，因?yàn)檎５纳想姇r(shí)間為毫秒級(jí)，所以Vx的充電可以跟隨VDD變化，當(dāng)上升到一定電壓時(shí)，N0管開啟，P0管一直關(guān)閉，Vg=0，N1管一直關(guān)斷無效。

　　對(duì)上述例子中圖2結(jié)構(gòu)的具體仿真見圖5、圖6。

　　從上述仿真分析及實(shí)際的ESD結(jié)果來看，該結(jié)構(gòu)本身首先必須要有一定的健壯性，其自身的健壯性則與以下兩方面有關(guān)：

　　(1)該結(jié)構(gòu)的邏輯設(shè)計(jì)，即各管子尺寸的設(shè)計(jì)，以保證該結(jié)構(gòu)在正常上電時(shí)能完全關(guān)斷，使電路正常工作，當(dāng)ESD發(fā)生時(shí)能有效開啟，從而保護(hù)內(nèi)部結(jié)構(gòu)。通常T=RC的值的設(shè)計(jì)要在100ns-1000ns之間，R可由倒比管或阱電阻實(shí)現(xiàn)，而C可直接由MOS電容構(gòu)成，P0、N0管的寬長比W/L不用很大，其溝長比內(nèi)部最小溝長稍大，該結(jié)構(gòu)因?yàn)槌惺芰薊SD大電流泄放通道的任務(wù)，N1管的寬長比4W/L要比較大，在不影響面積的情況下盡可能大，管子溝長比內(nèi)部最小溝長大。

　　(2)該結(jié)構(gòu)的版圖設(shè)計(jì)非常關(guān)鍵，其設(shè)計(jì)不當(dāng)就可能導(dǎo)致自身的損壞。特別是N1管子版圖設(shè)計(jì)，其漏區(qū)孔距柵要有一定距離，即有一定的壓艙(Ballast)電阻時(shí)電流開啟泄放更均勻。