時域時鐘抖動分析(上)二
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現在，很明顯，如果 ADC 的熱噪聲增加，對高輸入頻率采樣時時鐘抖動便非常重要。例如，一個 16 位 ADC 具有 ~77 到 80 dB 的熱噪聲層。根據圖 4 所示曲線圖，為了最小化 100MHz 輸入頻率 SNR 的時鐘抖動影響，時鐘抖動需為大約 150 fs 或更高。
確定采樣時鐘抖動
如前所述，采樣時鐘抖動由時鐘的計時不準(相位噪聲)和 ADC 的窗口抖動組成。這兩個部分結合組成如下：
我們在產品說明書中可以找到 ADC 的孔徑口抖動 (aperture jitter)。這一值一般與時鐘振幅或轉換速率一起指定，記住這一點很重要。低時鐘振幅帶來低轉換速率，從而增加窗口抖動。
時鐘輸入抖動
時鐘鏈(振蕩器、時鐘緩沖器或 PLL)中器件的輸出抖動一般規(guī)定在某個頻率范圍內，該頻率通常偏離于基本時鐘頻率 10 kHz 到 20 MHz(單位也可以是微微秒或者繪制成相位噪聲圖)，可以將其整合到一起獲取抖動信息。但是，低端的 10kHz 和高端的 20MHz 有時并非正確的使用邊界，因為它們調試依賴于其他系統(tǒng)參數，我們將在后面進行詳細介紹。圖 6 描述了設置正確整合限制的重要性，圖中的相位噪聲圖以其每十倍頻抖動內容覆蓋。我們可以看到，如果將下限設定為 100-Hz 或 10kHz 偏移，則產生的抖動便極為不同。同樣地，例如，設置上整合限制為 10 或 20MHz，可得到相比 100MHz 設置極為不同的結果。
圖 5 產生的 ADC SNR 受熱噪聲和時鐘抖動的限制
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