設計性能:物理綜合與優(yōu)化

　　時序驅(qū)動打包與布局是物理綜合實現(xiàn)流程的核心。當您采用這個選項 (map -timing)，布局布線的布局階段將在 Map 中完成，允許在初始結(jié)果未達最優(yōu)時對打包決策進行重新審查。時序驅(qū)動打包迭代流程替換了無關邏輯打包(unrelated logic packing)。

　　賽靈思物理綜合與優(yōu)化中包含不同級別的優(yōu)化。第一級優(yōu)化是在 ISE 6.1i 軟件中引入的，從進行邏輯變換開始，其中包括扇出控制、邏輯復制、擁塞控制，以及改進的延遲估計。這些例程使設計實現(xiàn)了更高效的打包和布局，達到了更快的時鐘頻率和更高密度的邏輯利用率。

　　下一級增加了邏輯與寄存器優(yōu)化;Map 可重新安排單元以改進關鍵路徑延遲。這些變換為滿足設計時序要求提供了極大的靈活性。使用了大量不同技術(包括內(nèi)部引腳交換、基本單元切換，以及邏輯重組)將物理單元轉(zhuǎn)換成邏輯上等效的不同結(jié)構(gòu)，以滿足設計要求。

　　ISE 8.1i 軟件引入了另外一級物理綜合：組合邏輯優(yōu)化。該 -logic_opt 開關將開啟一個流程，對設計中的所有組合邏輯進行檢查。給定布局和時序信息，您可以對優(yōu)化 LUT 結(jié)構(gòu)做出更可靠的決策，以改進總體設計。

物理綜合與優(yōu)化示例

　　邏輯復制：如果一個 LUT 或觸發(fā)器驅(qū)動多個負載，而這些負載中有一個或多個負載的放置位置離驅(qū)動源的距離太遠因而無法滿足時序要求時，可以復制該 LUT 或觸發(fā)器并放置在靠近該組負載的地方，從而減小布線延遲(圖 1)。

　　邏輯重組：如果關鍵路徑跨越多個切片中的多個 LUT，可利用較少的切片對該邏輯進行重新組織，采用時序上更高效的 LUT 與多路轉(zhuǎn)換器組合來降低該路徑所需的布線資源(圖 2)。

　　基本單元切換：如果一個功能使用 LUT 和多路轉(zhuǎn)換器構(gòu)成，物理綜合與優(yōu)化可對該功能進行重新安排，將最快的路徑(一般通過多路轉(zhuǎn)換器選擇引腳)分配給最關鍵的信號(圖 3)。