基于MSI的N進制計數(shù)器設計方法

　　3.1.1采用并行法來設計24進制計數(shù)器

　　用74LS160并行置零法設計24進制計數(shù)器的電路圖如圖1所示。此電路的工作原理：先假設兩芯片的置零輸入端為1，則個位芯片由于計數(shù)控制端ENP=ENT=1，故該芯片始終處于計數(shù)狀態(tài)；而十位芯片的ENP、ENT連接的是個位芯片的進位控制端RCO，只有當個位芯片的計數(shù)狀態(tài)Q3Q2Q1Q0為1001時，RCO才為1.十位芯片才能計數(shù)。如果沒有反饋置零（即MR端恒接高電平）則電路是一個100進制計數(shù)器。現(xiàn)在電路中加上了反饋，當計數(shù)狀態(tài)（00100100）8421BCD碼=（24）10時，與非門輸出為零。由于74LS160屬于異步置零，且復位控制端MR低電平有效，所以計數(shù)器立即置零。由于電路中的狀態(tài)（24）10轉(zhuǎn)瞬即逝，顯示不出。故電路的有效狀態(tài)從（00）10到（23）10共24個，故此電路為24進制計數(shù)器。

圖1用74LS160并行置零法設計24進制計數(shù)器

　　另外如果采用同步置零74LS162計數(shù)器來設計24進制計數(shù)器，那么反饋代碼必須是（23）10相應的8421BCD碼為00100011.由此可見反饋信號應取自十位芯片的Q1及個位芯片的Q1和Q0，相應的與非門應改成四輸入端與非門。用74LS162并行置零法設計24進制計數(shù)器的電路圖如圖2所示。

圖2用74LS162并行置零法設計24進制計數(shù)器

　　用74LS160串行置零法設計48進制計數(shù)器的電路圖如圖3所示。

圖3用74LS160串行置零法設計48進制計數(shù)器

　　此電路的工作原理：先假設兩芯片的置零輸入端為1，則個位芯片由于計數(shù)控制端ENP=ENT=1，故該芯片始終處于計數(shù)狀態(tài)；而十位芯片的ENP=ENT=1，但十位芯片的計數(shù)脈沖CLK是通過個位芯片的進位控制端RCO取反來控制的。當個位芯片的計數(shù)狀態(tài)Q3Q2Q1Q0為1001時，RCO為1.當下一個計數(shù)脈沖到來時RCO又為0.又由74LS160計數(shù)器的時鐘脈沖CLK是上升沿有效，與此同時，個位的RCO由1到0相當于一個下降沿，通過非門74LS04控制就得到一個上升沿，同時十位芯片才能計數(shù)。如果沒有反饋置零（即MR恒接高電平）則電路是一個100進制計數(shù)器?，F(xiàn)電路中加上了反饋。當計數(shù)狀

態(tài)（01001000）8421BCD碼=（48）10時，與非門輸出為零。由于74LS160屬于異步置零，且復位控制端低電平有效，所以計數(shù)器立即置零。如果采用同步置零74LS162計數(shù)器來設計48進制計數(shù)器，那么反饋代碼必須是（47）10相應的8421BCD碼為01000111.由此可見反饋信號應取自十位芯片的Q2及個位芯片的Q2，Q1及Q0，相應的與非門應改成四輸入端與非門。74LS162串行置零法設計48進制計數(shù)器的電路圖如圖4所示。

圖4用74LS162串行置零法設計48進制計數(shù)器

　　另外，采用串行法設計時，十位芯片的計數(shù)脈沖CLK還可以通過個位芯片的最高位Q3端通過非門取反來控制，其他線路保持不變。只要對圖3或圖4稍加修改即可。

　　3.2采用反饋置數(shù)法來設計任意進制計數(shù)器

　　此方法適用于某些具有預置數(shù)的計數(shù)器，它是采用預置數(shù)控制端LOAD來實現(xiàn)。對于74LS160屬于同步式預置數(shù)的計數(shù)器來說，當LOAD出現(xiàn)有效電平低電平后待下一個時鐘脈沖信號到來后計數(shù)器輸出端的狀態(tài)Q3Q2Q1Q0=D3D2D1D0.使其跳過某些狀態(tài)來設計任意進制計數(shù)器。下面就以74LS160為例，用并行置數(shù)法設計23進制計數(shù)器，其中預置數(shù)端D3D2D1D0可以置零，也可以置十以內(nèi)的任意四位二進制數(shù)。那么此電路在其置數(shù)時十位和個位的D3D2D1D0置入（01100110）8421BCD碼=（66）10，而反饋代碼十位和個位為（10001000）8421BCD碼=（88）10，相當于十進制數(shù)的88.由此分析可得到計數(shù)器的模為（88-66）+1=23，故計數(shù)器為23進制計數(shù)器，其設計電路圖如圖5所示。由此可以得到置