可編程邏輯器件及應用

10.2 可編程陣列邏輯PAL

10.3 通用陣列邏輯GAL
10.3.1 GAL的結構特點
10.3.2　輸出邏輯宏單元（OLMC）的結構與輸出組態(tài)
10.3.3 GAL行好地址分配與編程
作業(yè)：P333 10.1 10.3

第10章 可編程邏輯器件及應用
10.1 概述
10.1.1 PLD器件的基本結構
可編程邏輯器件（簡稱PLD）的基本結構是由與陣列和或陣列、再加上輸入緩沖電路和輸出電路組成的，其中輸入緩沖電路可產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動能力。

10.1.2 PLD器件的分類
采用數(shù)字電路網(wǎng)絡課程PowerPoint

PROM、PAL和GAL只有一種陣列可編程，為半場可編程邏輯器件，而PLA的與陣列和或陣列均可編程，為全場可編程邏輯器件。
GAL，用輸出邏輯宏單元（OLMC）取代了固定輸出電路，使用方便、靈活，應用廣泛。

10.1.3　PLD器件的優(yōu)點
一、縮短設計周期，降低設計風險
二、高可靠性和可加密性

三、降低了產(chǎn)品生產(chǎn)的總費

10.2 可編程陣列邏輯PAL （采用數(shù)字電路網(wǎng)絡課程PowerPoint教學）
PAL器件按其輸出電路的結構來分，常用的有四種形式：
1．專用輸出結構 或陣列是固定
或門輸出接一個同相緩沖器時，輸出函數(shù)為高電平有效（如：PAL10H8），若接一個反相緩沖器時，輸出函數(shù)為低電平有效（如 PAL10L8）。
2．異步I／O輸出結構
它的輸出電路由一個三態(tài)門和一個互補反饋緩沖器組成
3．寄存器輸出結構
它在或門輸出后面接了一個同步D鎖存器，鎖存器Q端經(jīng)三態(tài)門輸出
4．異或一寄存器輸出結構
圖10.2.5所示為一個異或寄存器輸出電路的邏輯圖。它是把一組與門分為兩個乘積項之和，經(jīng)異或門后送到D鎖存器中，再經(jīng)三態(tài)門輸出，同時由端經(jīng)反饋緩沖器反饋到與陣列。這種結構適用于實現(xiàn)計數(shù)器及狀態(tài)。

10.3 通用陣列邏輯GAL
10.3.1 GAL的結構特點
GAL與PAL的區(qū)別：
①PAL是PROM熔絲工藝，為一次編程器件，而GAL是工藝，可重復編程；
②PAL的輸出是固定的，而GAL用一個可編程的輸出邏輯宏單元（OLMC）做為輸出電路。
GAL比PAL更靈活，功能更強，應用更方便，幾乎能替代所有的PAＬ器件。
10.3.2　輸出邏輯宏單元（OLMC）的結構與輸出組態(tài)
（采用數(shù)字電路網(wǎng)絡課程PowerPoint教學）
圖10.3.2是GAL的一個輸出邏輯宏單元的邏輯圖。
圖10.3.2中的（n）表示OLMC的編號（輸出引腳號）。

1．結構控制字寄存器
圖10.3.3是對OLMC編程的結構控制字寄存器，它有82位，兩端各有32位為乘積項失效位，中間的 18位為控制字，其中SYN和AC0各占一位，同時控制 8個OLMC。 AC1（n）和XOR（n）各有8位，分別控制8個OLMC。

SYN：由它決定OLMC為時序邏輯電路（D觸發(fā)器工作）還是組合邏輯電路（D觸發(fā)器不工作）。當SYN＝0時，OLMC為時序邏輯電路，此時OLMC中的D觸發(fā)器處于工作狀態(tài)，能夠用它構成時序電路；當SYN=1時，OLMC中的D觸發(fā)器處于非工作狀態(tài)，因此，這時OLMC只能是組合邏輯電路。這里要指出一點，當SYN＝0時，8個OLMC均可構成時序電路，但并不是說8個OLMC都必須構成時序電路，可以通過其它控制字，使D觸發(fā)器不被使用，這樣便可以構成組合邏輯輸出。但只要有一個OLMC需要構成時序邏輯電路時，就必須使SYN＝0。
AC0、 AC1（n）：與 SYN相配合，用來控制輸出邏輯宏單元的輸出組態(tài)。

2．OLMC的5種輸出組態(tài)

10.3.3 GAL的行地址分配與編程
它不是實際器件的編程單元空間分布圖，故稱為地址映射圖。

5．第60行是82位的結構控制字，用于設定OLMC的組態(tài)和64個乘積項的禁止。6．第 61行只有一位，是加密單元。對該單元編程后，就不能再對編程陣列進行修改和讀出數(shù)據(jù)，從而對設計結果加以保密，避免被仿制。只有當芯片被整體擦除時，加密才能解除。
7．第 63行只有一位，是片擦除位。可使芯片恢復到編程前的原始狀態(tài)。