可用于高速高精度AD的鐘控比較器的設(shè)計

在現(xiàn)代通信和信號處理系統(tǒng)中，高性能A／D轉(zhuǎn)換器作為連接模擬和數(shù)字世界的重要通道被廣泛應(yīng)用于醫(yī)學(xué)圖像、高速數(shù)據(jù)變換及QAM調(diào)制器等重要設(shè)計領(lǐng)域。比較器是模數(shù)轉(zhuǎn)換器設(shè)計的核心單元，其精度、速度、失調(diào)電壓和回饋噪聲等因素直接影響著系統(tǒng)模塊的整體性能。傳統(tǒng)的預(yù)放大鎖存比較器通過采用3級或3級以上級聯(lián)的預(yù)放大器結(jié)構(gòu)降低比較器的傳輸延時和回饋噪聲，但這些指標(biāo)是以較高的功耗和增加芯片面積為代價的。典型的A-B型動態(tài)鎖存比較器具有高速、低功耗的特點(diǎn)，但該結(jié)構(gòu)存在著較大的回饋噪聲和失調(diào)電壓，限制了比較器精度的提高。綜合考慮以上因素，基于TSMC 0.18μm CMOS標(biāo)準(zhǔn)工藝，本文設(shè)計了一種可應(yīng)用于高速高精度A／D轉(zhuǎn)換器的比較器結(jié)構(gòu)，給出了提高比較速度和降低回饋噪聲的理論和方法，并基于此進(jìn)行了電路的設(shè)計與優(yōu)化。

1 比較器電路設(shè)計

本文設(shè)計的高速高精度鐘控比較器從功能上可劃分為3級，包括預(yù)放大級，鐘控比較級，輸出緩沖級，如圖1所示。輸入信號通過預(yù)放大級電路放大，并由時鐘信號控制把放大后的信號傳輸?shù)?a class="contentlabel" href="http://www.butianyuan.cn/news/listbylabel/label/鐘控">鐘控比較級進(jìn)行再生比較，最后利用正反饋結(jié)構(gòu)的輸出緩沖級電路將輸出電壓迅速轉(zhuǎn)化成邏輯電平。

1．1 預(yù)放大級

為了滿足高速、高精度的要求，預(yù)放大器的設(shè)計原則是高帶寬低增益。單純的以MOS二極管和電流源為負(fù)載的放大器具有有限的增益帶寬積，不能同時兼顧速度和精度的要求，使用二極管和電流源負(fù)載的混合結(jié)構(gòu)可以滿足良好的增益和帶寬的折衷。

針對圖l中預(yù)放大級，VM1、VM2構(gòu)成差分放大管，二極管方式連接的MOS管VM8，VM9為差分對的有源負(fù)載，增加PMOS鏡像電流源VM6、VM7的目的是使輸入晶體管偏置電流的一部分由PMOS電流源提供，這樣可以通過減小電流而不是減小寬長比來降低負(fù)載管的跨導(dǎo)，進(jìn)而提高差動增益。VM4、VM5為鐘控開關(guān)晶體管，當(dāng)時鐘信號clk為高電平時，其與輸入差分對構(gòu)成共源共柵結(jié)構(gòu)，提高電路對輸入信號的放大能力；當(dāng)時鐘信號clk為低電平時，其可以有效隔離輸入信號與再生節(jié)點(diǎn)饋通的回饋噪聲，這對保證電路的性能非常重要，預(yù)放大電路的小信號模型如圖2所示。

從式(3)可以看出，通過合理調(diào)節(jié)管子的寬長比和電流源注入的電流值可調(diào)節(jié)放大器的增益和頻率特性。需要注意的是，為同時滿足高速比較器對響應(yīng)時間的要求，設(shè)計中在保證增益的同時盡量增加預(yù)放大器的帶寬。該預(yù)放大器的增益、帶寬仿真結(jié)果如圖3所示，增益為18.352 dB，-3 dB帶寬為1．122 GHz。

1.2 鐘控比較級

鐘控比較級響應(yīng)時間的快慢直接影響著比較器的速度。該部分電路的原理主要是利用預(yù)放大器的輸出控制比較級輸入端電壓的變化，即通過預(yù)放大級電路將比較器輸入差值放大到大于比較級的閾值，避免了比較級的非穩(wěn)態(tài)輸出，從而把再生階段初始時建立的較小的輸入電壓差在短時間內(nèi)再生放大，提高了比較器的精度。該鐘控比較級(圖1)的兩個交叉耦合MOS管VM10、VM11的互聯(lián)實(shí)現(xiàn)了用正反饋環(huán)路結(jié)構(gòu)提高比較級電路增益的目的。開關(guān)晶體管VM4、VM5、VM12、VM13、VM14、VM15共同控制比較級的工作狀態(tài)，狀態(tài)轉(zhuǎn)換的快慢影響著比較級的再生速度，MOS開關(guān)的響應(yīng)時間為，因此可以通過減小晶體管的尺寸來縮短比較級的再生時間，本設(shè)計中的開關(guān)晶體管均采用該工藝下最小尺寸。

比較級電路有兩種工作模式：復(fù)位模式與比較模式。當(dāng)時鐘信號clk為高電平時，VM4、VM5導(dǎo)通使預(yù)放大器采集并放大輸入信號，VM12、VM13導(dǎo)通和VM14、VM15關(guān)斷強(qiáng)制將再生節(jié)點(diǎn)電壓Vo1，Vo2拉到低電平。當(dāng)時鐘信號clk為低電平時，VM4、VM5、VM12、VM13關(guān)斷，VM14、VM15導(dǎo)通，系統(tǒng)進(jìn)入比較模式。VM10和VM11柵源電壓的不同將導(dǎo)致流過這兩個晶體管電流的不同，兩再生節(jié)點(diǎn)Vo1，Vo2電壓上升的快慢就不同，電壓上升較快的一端將會抑制另一端再生節(jié)點(diǎn)電壓的上升，比較級電路正反饋的機(jī)制將會使再生節(jié)點(diǎn)電壓差迅速增加。

1．3 輸出緩沖級

目前，A／D轉(zhuǎn)換器中的比較器通常在時鐘的跳變沿處進(jìn)行比較。本文設(shè)計的電路是通過在比較級電路后增加輸出緩沖級(又稱后放大級) ——正反饋的latch結(jié)構(gòu)來實(shí)現(xiàn)的，其主要作用是把比較級電路的輸出信號轉(zhuǎn)化為邏輯電平(O V或5 V)。

當(dāng)使能信號enable為低電平時，VM24關(guān)斷(圖1)，再生節(jié)點(diǎn)電壓無法作用于輸出緩沖級電路，整個比較系統(tǒng)處于不工作狀態(tài)。當(dāng)enable為高電平時，VM24導(dǎo)通，輸出緩沖級電路導(dǎo)通。當(dāng)時鐘信號clk為低電平時，VM18和VM19導(dǎo)通，VM16、VM17、VM20、VM21構(gòu)成了一個首尾相接的放大器，根據(jù)比較級再生節(jié)點(diǎn)電壓的不同將比較器的輸出電壓VOUT1，VOUT2迅速轉(zhuǎn)化為全擺幅數(shù)字電平。當(dāng)clk為高電平時，VM18和VM19關(guān)斷，緩沖級電路進(jìn)入鎖存輸出信號的狀態(tài)，保證了輸出結(jié)果的穩(wěn)定性。

2 電路的分析和優(yōu)化

2．1 比較速度

在時鐘信號clk為低電平時，鐘控比較級電路進(jìn)入再生階段，此時該部分電路的小信號模型，如圖4所示。

根據(jù)小信號模型的節(jié)點(diǎn)電流可得到如下公式：

其中，C1和C2是從VM10和VM11的漏極到地的電容，R1和R2是從VM10和VM11的漏極到地的電阻，為再生節(jié)點(diǎn)所加的初始電壓。τ為時間常數(shù)，假設(shè)所有的晶體管相同，則有R1=R2，C1=C2，gm11=gm10=gm，從而τ1=τ2=τ。

用△Vo定義Vo1與Vo2的差值，用△Vi定義的差值，因此

需要注意的是：1)在鐘控比較級使能之前，再生節(jié)點(diǎn)電壓變化的速度隨△Vi的增加而增大；2)τ的絕對值越小，傳輸延時越小，比較器工作速度越快。由此可知，通過增加輸入跨導(dǎo)、減小輸出節(jié)點(diǎn)的負(fù)載電容和提高初始輸入電壓差可提高比較器速度。

此外，存比較級電路后增加的輸出緩沖級電路也能縮短比較器的比較時間。其優(yōu)點(diǎn)是結(jié)合了比較級電路的正指數(shù)響應(yīng)和正反饋latch結(jié)構(gòu)的負(fù)指數(shù)響應(yīng)，即比較級電路先經(jīng)過一時間段將輸入信號放大到某一差值Vx，輸出緩沖級電路就會迅速將比較器的輸出電壓轉(zhuǎn)化到邏輯電平。本文設(shè)計的比較級電路和輸出緩沖級電路的瞬態(tài)響應(yīng)如圖5所示。

2．2 回饋噪聲

在比較級電路工作階段，再生節(jié)點(diǎn)電壓的快速變化通過寄生電容對輸入信號引起的干擾稱為回饋噪聲，其嚴(yán)重影響比較器的精度。在模數(shù)轉(zhuǎn)換器中會用到大量的比較器，這些比較器上的回饋噪聲將提高ADC的誤碼率。為了有效地抑制回饋噪聲對比較器的影響，本文采用了隔離和互補(bǔ)技術(shù)。

在預(yù)放大級中增加開關(guān)晶體管VM4和VM5,實(shí)現(xiàn)了隔離輸入信號與再生節(jié)點(diǎn)電壓的回饋噪聲。在比較器從復(fù)位階段轉(zhuǎn)變?yōu)楸容^階段時，VM 4、VM5關(guān)斷，切斷了預(yù)放大器和比較級電路之間的信號通路，使再生節(jié)點(diǎn)電壓的快速變化無法直接耦合到比較器的輸入端，從而降低了回饋噪聲。

互補(bǔ)技術(shù)的具體實(shí)現(xiàn)方法是在預(yù)放大級的輸入端增加NMOS管VM25、VM26構(gòu)成的電容，使其與輸入晶體管VM1、VM2的柵漏電容CGD構(gòu)成互補(bǔ)結(jié)構(gòu)。為達(dá)到最佳互補(bǔ)效果，CM25，CM26的值應(yīng)與CGD保持相等，即VM25、VM26的寬度應(yīng)為VM1、VM2的一半。當(dāng)輸入對管源端電壓發(fā)生變化時，CM25，CGD-M2和CM26，CGD-M1構(gòu)成的互補(bǔ)結(jié)構(gòu)使變化的電流相互抵消，從而提高輸入電壓的穩(wěn)定性。

當(dāng)比較器的時鐘頻率為300 MHz，輸入信號幅度為100 mV時，回饋噪聲對比較器基準(zhǔn)參考信號產(chǎn)生的尖峰抖動在5 mV以內(nèi)，如圖6所示。與典型的A-B型鎖存比較器百毫伏級左右的回饋噪聲相比，本文設(shè)計的比較器電路結(jié)構(gòu)有較強(qiáng)的抑制回饋噪聲的能力。

3 仿真結(jié)果

在Cadence軟件平臺下，用Specte工具對基于TSMC0．18μm CMOS標(biāo)準(zhǔn)工藝模型的比較器電路進(jìn)行仿真。采用5 V電源電壓，300 MHz時鐘頻率，基準(zhǔn)參考電壓Vref一直保持為1．8 V，該電路的瞬態(tài)響應(yīng)如圖7所示。

第1欄為時鐘控制信號clk；第2欄為比較器輸入信號Vin，Vin接正負(fù)電平為1．801 V和1．799 V的矩形脈沖；第3欄為使能信號enable；第4、5欄為比較器輸出節(jié)點(diǎn)Vout1和Vout2的波形。圖7中曲線表明當(dāng)enable信號為高電平時，比較器工作并在時鐘信號clk下降沿處比較Vin和Vref的大小，在clk上升沿鎖存輸出結(jié)果。當(dāng)Vin比Vref大1 mV時，輸出電壓Vout1為低電平，Vout2為高電平，反之輸出結(jié)果相反。仿真結(jié)果符合設(shè)計要求，該比較器可達(dá)到10位的比較精度。

由于工藝及溫度變化等因素的影響，實(shí)際所得器件參數(shù)將產(chǎn)生一定的可變性。為提高產(chǎn)品的成品率及實(shí)際性能指標(biāo)，在27、-40和100℃溫度下分別對該電路進(jìn)行了corners仿真。在不同工藝角下，比較器均可正常工作，其傳輸延時、功耗和輸入共模范圍等主要性能參數(shù)在一定范圍內(nèi)有所波動，如表1所示。

4 結(jié)束語

基于預(yù)放大鎖存理論，本文設(shè)計了一種高速高精度鐘控電壓比較器。采用預(yù)放大級、鐘控判斷級和輸出緩沖級結(jié)構(gòu)實(shí)現(xiàn)了高比較速度，獲得了較小的可分辨電壓。著重分析了改進(jìn)比較器比較速度和回饋噪聲的理論和方法。在TSMC0．18μm CMOS標(biāo)準(zhǔn)工藝下，對可能出現(xiàn)的工藝偏差以及使用溫度的變化進(jìn)行了全面的模擬仿真。仿真結(jié)果表明，該鐘控比較器在速度、精度、傳輸延時和回饋噪聲等重要性能參數(shù)方面有顯著的優(yōu)勢，可應(yīng)用于高速高精度模數(shù)轉(zhuǎn)換器與模擬IP核的設(shè)計。