一種嵌入式的實時視頻采集系統(tǒng)

圖4 SAA7111A采集一行圖像的時序圖

啟動采集前必須對SAA7111A內(nèi)部的32個寄存器寫入相應的值。在采集的過程中，僅采集奇場圖像信號而不采集偶場圖像信號。因為只采集奇場信號也能得到穩(wěn)定的圖像，而可以利用偶場圖像時間等待處理圖像。對有效像素、無效像素、有效行和無效行進行計數(shù)，產(chǎn)生RAM的地址、讀寫、選通等控制信號，均由FPGA完成。由于只采奇場圖像，行數(shù)也減少為原來的一半，為286行，前后各去掉23行，取中間240行。當RTSO為高電平且VREF上升沿到來時，標志奇數(shù)場開始，啟動無效行計數(shù)器對HREF信號進行計數(shù)，計滿前23行后，啟動有效行計數(shù)器，置COUT信號為高電平，且在水平同步信號 VREF=1、垂直同步信號HREF=1、

圖5 SAA7111A奇數(shù)場采集的時序圖

奇偶場信號RTSO=1時，啟動無效像素計數(shù)器，對LLC2二分頻后的像素時鐘信號進行計數(shù)。LLC2二分頻后頻率降為6.75MHz，每行像素點由原來的720點，減少為360點，將其截頭去尾，前后各去掉20個像素，取一行中間的320個像素點，即得到分辨率為320 X 240的一幀圖像[5]。當無效像素計數(shù)器計滿前20后，啟動有效像素計數(shù)器開始計數(shù)，并將數(shù)據(jù)緩沖器打開，每計一次數(shù)，地址發(fā)生器加1，產(chǎn)生地址信號，讀寫信號WR，選通信號 RAM_SEL，當一幀圖像寫完后，置FLAG信號為低，觸發(fā)中斷信號，以便處理器處理圖像。值得注意的是，利用FPGA可以很靈活地控制存入RAM存儲器中的圖像數(shù)據(jù)量。這里將圖像分辨率設計為320 X 240，實際應用中，可以根據(jù)需要靈活設置。

4 結束語

本文作者創(chuàng)新點：該系統(tǒng)能夠完成對視頻信號的采集，適應性極強的FPGA主要用于控制圖像信號的采集，F(xiàn)PGA除了完成對SAA7111A配置以外，還完成圖像提取處理、圖像存儲地址產(chǎn)生器等功能。由于FPGA的在線可編程特性使該系統(tǒng)變得更加靈活。此外，成熟的編譯環(huán)境和FPGA與 SAA7111A簡單的外圍電路大大縮短了開發(fā)和調(diào)試的周期。在未來的FPGA中還可以加入圖像預處理流程，縮短后續(xù)處理時間，因此具有較高的推廣價值。實驗表明，系統(tǒng)速度快、可靠性高、實時性好，在視頻采集和圖像處理方面有著很好的應用前景。

參考文獻：

[1] 邵亮．基于FPGA和嵌入式系統(tǒng)的實時圖像處理．浙江大學碩士學位論文．2005：1-8

[2] Philips Semiconduct．DATA SHEET SAA7111A Video Input Processor(VIP)

[3] 胡瑤榮．基于FPGA的實時視頻采集系統(tǒng)[J]．電視技術，2005，2：81-83

[4] 求是科技.CPLD/FPGA應用開發(fā)技術與工程實踐[M].北京:人民郵電出版社，2005

[5] 陳朗，王瑞. MPEG-4系統(tǒng)中基于FPGA實現(xiàn)數(shù)據(jù)采集及預處理[J].微計算機信息，2005，9-3：109-111