一種基于ARM 的FPGA可重構(gòu)配置方法的實(shí)現(xiàn)及應(yīng)用

隨著半導(dǎo)體工藝技術(shù)的迅猛發(fā)展，現(xiàn)場(chǎng)可編程邏輯器件FPGA的集成度迅速提高，已達(dá)到百萬(wàn)門量級(jí)，與此同時(shí)，FPGA中的邏輯資源也日益豐富，使得基于FPGA的片上系統(tǒng)設(shè)計(jì)成為可能．基于FPGA的片上系統(tǒng)設(shè)計(jì)因其具有開(kāi)發(fā)周期短，設(shè)計(jì)成本低，軟硬件可編程，系統(tǒng)設(shè)計(jì)靈活、可裁減、可擴(kuò)充、可升級(jí)等優(yōu)點(diǎn)正在成為電子系統(tǒng)設(shè)計(jì)的研究熱點(diǎn)，且已經(jīng)在通訊、工控等領(lǐng)域得到實(shí)際應(yīng)用．

目前FPGA從實(shí)現(xiàn)技術(shù)上進(jìn)行分類，可以分為基于查找表(LuT，k—up table)技術(shù)，SRAM工藝的FPGA、基于nash技術(shù)的FPGA和基于反熔絲(Anti—fuse)技術(shù)的FPGA，而使用最多的還是基于SRAM工藝的FPGA，如Altem的Cycl0ne和S tix系列、xilin)【的Spanan和Virtex系列．基于SRAM 的FPGA片內(nèi)帶有存儲(chǔ)配置位流的sRAM，上電時(shí)，將存儲(chǔ)在專用配置芯片中的配置信息加載到FPGA中，從而實(shí)現(xiàn)一定的邏輯功能，掉電時(shí)片內(nèi)SRAM中的配置數(shù)據(jù)遺失，需要下一次加電時(shí)重新加載配置．這種片內(nèi)易失存儲(chǔ)器存儲(chǔ)配置數(shù)據(jù)的結(jié)構(gòu)，使得FPGA可以在線動(dòng)態(tài)的對(duì)其sRAM中的配置數(shù)據(jù)進(jìn)行更新，從而實(shí)現(xiàn)電路邏輯功能動(dòng)態(tài)改變．系統(tǒng)可重構(gòu)主要就是利用基于sRAM的FPGA這種動(dòng)態(tài)重配置特性才得以實(shí)現(xiàn)的，下面就以Altem公司Cyclone II系列FPGA分析其配置方式及其可重構(gòu)應(yīng)用．

1 可重構(gòu)配置方法

根據(jù)FPGA在配置過(guò)程中的角色可把cyclone II系列FPGA的配置方式分為三種：FPGA主動(dòng)串行(As)方式、FPGA被動(dòng)串行(PS)方式和JATG方式．不同配置模式通過(guò)配置模式選擇管腳MsEL[1：0]進(jìn)行選擇，其中MsEL[1：0]=o0時(shí)選擇As模式，MsEL[1：O]=01時(shí)選擇PS模式，對(duì)于某些串行配置器件當(dāng)MsEL[1：0]=l0時(shí)為快速AS模式，配置速度比PS模式快一倍．Cyclone II系列FPGA支持配置數(shù)據(jù)自解壓，將壓縮的配置數(shù)據(jù)存儲(chǔ)在配置器件或其它存儲(chǔ)器中，配置時(shí)傳送壓縮的位流數(shù)據(jù)到FPGA中，F(xiàn)PGA可實(shí)時(shí)的解壓縮并對(duì)內(nèi)部sRAM進(jìn)行編程，配置數(shù)據(jù)的壓縮比例可達(dá)35％-5O％ ，可有效節(jié)省配置存儲(chǔ)空間．

在As方式下，由FPGA主動(dòng)輸出控制和同步信號(hào)給專用串行配置芯片，配置芯片接收到配置命令后，就開(kāi)始將配置數(shù)據(jù)串行的發(fā)送至FPGA，完成配置工作．目前常用的專用串行配置芯片為容量為4 Mb的EPCS4和16 Mb的EPcS16等．AS配置模式主要用到四個(gè)信號(hào)：串行數(shù)據(jù)輸入DcLK、控制信號(hào)輸入AsDI、片選信號(hào)ncs和串行數(shù)據(jù)輸出DATA．

在PS方式下，由系統(tǒng)中其它設(shè)備發(fā)起配置過(guò)程，F(xiàn)PGA在配置過(guò)程中只輸出應(yīng)答信號(hào)，發(fā)起控制配置過(guò)程的設(shè)備可以是處理器、Altem EPC系列配置芯片、CPLD等功能設(shè)備．在下一小節(jié)將對(duì)PS配置方式做詳細(xì)的介紹．JTAG調(diào)試接口已經(jīng)作為一個(gè)標(biāo)準(zhǔn)接口集成在芯片內(nèi)，主要用于芯片的測(cè)試，cycl0ne II系列FPGA都支持JTAG方式對(duì)FPGA進(jìn)行配置，JrrAG方式具有比其它配置方式都高的優(yōu)先級(jí)．JrI'AG接口定義了四個(gè)標(biāo)準(zhǔn)信H號(hào)：

● rI℃K測(cè)試時(shí)鐘，各種信號(hào)都需要與測(cè)試時(shí)鐘同步；

● TDI測(cè)試數(shù)據(jù)輸入，測(cè)試數(shù)據(jù)串行輸入，數(shù)據(jù)在TCK上升沿傳送；

● TDO測(cè)試數(shù)據(jù)輸出，測(cè)試數(shù)據(jù)串行輸出，數(shù)據(jù)在TCK下降沿傳送；

●TMs測(cè)試模式選擇，決定JTAG電路內(nèi)部TAP控制器狀態(tài)機(jī)的變化．

2 基于ARM的配置方法及實(shí)現(xiàn)

2．1 PS配置原理

如圖l所示，利用s3c2410x作為主控制器采用被動(dòng)串行方式對(duì)EP2c20內(nèi)部邏輯進(jìn)行重構(gòu)．FPGA的PS配置方式是比較常用的一種配置方式，可以有效實(shí)現(xiàn)FPGA的在線配置，其基本流程為：在系統(tǒng)中將FPGA被動(dòng)配置方式配置接口與ARM處理器的IO管腳相連，在處理器端通過(guò)軟件控制相應(yīng)管腳的高低電平將數(shù)據(jù)串行的發(fā)送到FPGA中．重構(gòu)程序運(yùn)行在ARM處理器中作為實(shí)時(shí)系統(tǒng)的一個(gè)任務(wù)，當(dāng)需要重配FPcA內(nèi)部邏輯時(shí)，調(diào)用相應(yīng)任務(wù)，配置完成后，刪除當(dāng)前任務(wù)即可，因此，可將預(yù)先建立的配置文件庫(kù)存儲(chǔ)到ARM的nash中，由ARM處理器中運(yùn)行的配置程序來(lái)完成動(dòng)態(tài)重構(gòu)任務(wù)。FPGA與Ps配置方式有關(guān)的管腳功能如表l所示：

整個(gè)配置過(guò)程幾個(gè)關(guān)鍵信號(hào)的時(shí)序圖如圖2所示，配置過(guò)程可以分為復(fù)位、配置和初始化三個(gè)階段：

在復(fù)位階段，微處理器首先在nc0NFIG信號(hào)線上產(chǎn)生一個(gè)寬度大于8 s的負(fù)脈沖，然后開(kāi)始檢測(cè)nsTATus信號(hào)的狀態(tài)．FPGA檢測(cè)到ncONFIG信號(hào)的下降沿后會(huì)迫使nsTATus和cONF—DONE信號(hào)拉低，使FPGA處于復(fù)位狀態(tài)，當(dāng)ncONFIG變?yōu)楦唠娖綍r(shí)，F(xiàn)PGA退出復(fù)位狀態(tài)，釋放漏級(jí)開(kāi)路的nSTATUS管腳，nSTATuS在外部需要被l0 K的上拉電阻拉高，nSTATUS管腳變?yōu)楦唠娖胶?，F(xiàn)PGA即進(jìn)人配置階段，此時(shí)，F(xiàn)PGA已做好了接收配置數(shù)據(jù)的準(zhǔn)備．

FPGA的nsTATuS管腳變高后，延時(shí)5 s左右，在DCLK的上升沿FPGA即可從DA L0管腳串行的接收配置數(shù)據(jù)，配置數(shù)據(jù)按低位在先高位在后的順序從數(shù)據(jù)線上送出．當(dāng)所有數(shù)據(jù)都接收完后釋放漏級(jí)開(kāi)路的CONFIG— DONE管腳，CONFIG—DONE管腳在外部需要被10 K的上拉電阻拉高，CONFIG—DONE管腳由低到高的跳變表明配置階段結(jié)束，F(xiàn)PGA進(jìn)入初始化階段．如果在配置過(guò)程中出現(xiàn)錯(cuò)誤，則n rATuS管腳將輸出低電平，F(xiàn)PGA在內(nèi)部自動(dòng)復(fù)位，處理器可以通過(guò)查詢ns1IATuS管腳狀態(tài)判斷在配置過(guò)程中是否有錯(cuò)誤發(fā)生，如果nsTATuS管腳在配置過(guò)程中變低則表明有錯(cuò)誤發(fā)生，如果在軟件中設(shè)置了錯(cuò)誤發(fā)生后自動(dòng)重新開(kāi)始配置選項(xiàng)則FPcA會(huì)延時(shí)一段時(shí)間后釋放nsTATuS，此時(shí)nsTATuS被外部上拉電阻拉高，CPu在nsTA—Tus上檢測(cè)到一個(gè)由低到高的跳變后重新開(kāi)始配置．若軟件中未設(shè)置“錯(cuò)誤發(fā)生后自動(dòng)重新開(kāi)始配置”選項(xiàng)則需要CPu首先將nCONFIC管腳置低再拉高以開(kāi)始重新配置．

在初始化階段，初始化時(shí)鐘可以是FPGA內(nèi)部時(shí)鐘或外部由CLKusR管腳提供的時(shí)鐘，本例使用了FPGA內(nèi)部時(shí)鐘，F(xiàn)PGA將為初始化提供時(shí)鐘，這樣，初始化階段不再需要外部時(shí)鐘．初始化階段完成后INIT—DONE管腳變?yōu)楦唠娖?，指示FPGA成功進(jìn)人用戶模式，配置過(guò)程結(jié)束．需要注意的是，若此時(shí)CONF—DONE或INIT_DONE未變?yōu)楦唠娖剑瑒t表明此次配置過(guò)程不成功，需要cPu重新進(jìn)行配置．

2．2 配置程序設(shè)計(jì)

下面是完整的重構(gòu)程序及流程圖(圖3所示)，作為s3c24lOx ARM處理器 μC／OS—II實(shí)時(shí)操作系統(tǒng)的一個(gè)任務(wù)運(yùn)行，但在工程應(yīng)用中要結(jié)合實(shí)際情況做適當(dāng)修改．

基于μC／OS—II配置程序：

U8Fpga～DownLoad(v0id)

{U8 Bootaddr；

U32 CountNum =O柏：

u8 FpgaBu如；

U16 i：

Bo0taddT：(u8 )(O】(33ooooo0)；／ 配置數(shù)據(jù)起始地址 ／

SeI— Datao(O)；

seLnCONFIG(0)；／_將ncONFIG置低電平 ／

set— DCLK(O)；

hude1ay(10)；／}延時(shí)1O ／

if(Re們一nSTATUS)

{prin (”err0r：nSTATuSis 1 1”)；

retum O；}

Set— nC0NFIG(1)；

while(!Read—nsTATUS)；

hudelay(5)；

p nd(”十co gIlre FPGA．-)；

while(c0untNum =O)(24294)／}串行配置數(shù)據(jù) ／

{FpgaBu任er= (Bo0t＆ddT+c0un um)；