東芝提出STT-MRAM存儲器內(nèi)運(yùn)算架構(gòu)

　　東芝(Toshiba)在2013年12月9~11日的國際電子元件會議(IEDM2013)中，提出一個記憶內(nèi)運(yùn)算的架構(gòu)，以磁性隨機(jī)記憶體STT-MRAM執(zhí)行，可大幅提升性能，并減低耗電，記憶體配置也可更加自由，頗適合智慧型手機(jī)等行動裝置應(yīng)用。

　　目前大部分的電腦負(fù)責(zé)運(yùn)算的處理器、與負(fù)責(zé)存取資料的記憶體是分離的單元，資料由記憶體傳入處理器，運(yùn)算后再傳入記憶體;近年來處理器與記憶體的時脈快速成長，雙方資料傳輸成為提升處理速度的瓶頸，將記憶體與處理器整合在一起，就是解決問題的方式。

　　東芝提出使用該公司STT-MRAM的記憶體內(nèi)運(yùn)算架構(gòu)，適合智慧型手機(jī)等行動裝置應(yīng)用。

　　東芝在2004年時，曾提出將記憶體分散在處理器內(nèi)的技術(shù)，資料不須透過傳輸埠，但這只適合需要少量記憶體的用途，當(dāng)設(shè)備需要大量記憶體時，這種架構(gòu)效果不大;因此，新的架構(gòu)便是直接在記憶體內(nèi)運(yùn)算。

　　記憶體內(nèi)運(yùn)算的優(yōu)點(diǎn)，首先便是資料不需透過較低速的資料埠來回傳輸資料，運(yùn)算速度可以增加。而且運(yùn)算過程的處理周期，也可大幅減少，原本需要50個周期的方程式，可以減為16個周期;而需要408個周期的2次方程式，可以減為44個周期，運(yùn)算速度可增為10倍。

　　記憶體內(nèi)運(yùn)算架構(gòu)，以現(xiàn)有的SRAM也可執(zhí)行，但因SRAM斷電時資料會消失，因此待機(jī)時將消耗大量電力。東芝提出STT-MRAM的記憶體內(nèi)運(yùn)算架構(gòu)，利用STT-MRAM斷電也可保留資料的優(yōu)點(diǎn)，將可減低耗電。

　　東芝研發(fā)的STT-MRAM，在同樣容量下，占用基板面積小于SRAM;雖然寫入速度低于SRAM，但讀取速度與SRAM相當(dāng)，進(jìn)行記憶體內(nèi)運(yùn)算時，考慮STT-MRAM的低耗電，這將成為有效的高速低耗電運(yùn)算架構(gòu)。

　　而目前的電腦架構(gòu)，為提升運(yùn)算速度，常將記憶體分為高速的多個階層快取記憶體，與低速的主記憶體，彼此不能通用;采用記憶體內(nèi)運(yùn)算架構(gòu)，不需要將記憶體分割成數(shù)階層，將可更有效的應(yīng)用記憶體。