FPGA為設計平臺的全彩led顯示屏設計方案
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表2 逐位點亮控制中各位數(shù)據(jù)點亮時間分配表
設使用串行方式更新整場視頻圖像一位數(shù)據(jù)所需要的時間為Ts ，如果Ts 滿足:
則完成一次串行數(shù)據(jù)更新所需要的時間在Dn - 1位所需要的點亮時間和Dn 位的點亮時間之間，這個時間也許小于一個時間t。由于串行數(shù)據(jù)更新時間和點亮時間可以部分重疊，設屏幕的刷新率(即顯示數(shù)據(jù)幀從顯示緩存讀出進行屏幕顯示更新的頻率) 為f r ，可以得到式(3) 。
當串行時鐘頻率和屏體參數(shù)確定， Ts 便可計算出來。此時，如果設定了屏幕的刷新率，結合式(2) 和式(3) ，對n 從0～9 進行窮舉計算，可以得到同時滿足兩式條件的n 值，同時可以確定單位時間t 的值。由此得到的t 值，通過FPGA 進行定時控制，便可實現(xiàn)一定刷新率的全彩灰度控制。
這里LED 的發(fā)光效率可以用式(4) 表示。
從式(3) 可知，當串行移位時鐘頻率一定，即Ts 確定的情況下，刷新率f r 與單位時間t 成反比。而式(4) 表明，發(fā)光效率η和單位時間t 成正比。可見，刷新率和發(fā)光效率成反比關系，提高刷新率的同時必然要犧牲發(fā)光效率。因此，采用上述掃描方式，設計者可以根據(jù)實際應用環(huán)境和客戶的要求在刷新率和發(fā)光效率兩者之間進行適當?shù)恼{(diào)整。如果要求系統(tǒng)的全彩灰度控制符合“19 場原理”的顯示效果，則由表2 可得表3 所示的關斷時間t0 ～t9 的值。結合表3 中t0 ～ t9 的值，對表2中總時間各項進行求和，便可得總時間為Ta =1 152t ，根據(jù)1 152t = 1/ f r 可得到t 值。
表3 逐位點亮控制中符合“19 場掃描”時各位數(shù)據(jù)關斷時間分配表在系統(tǒng)設計中，掃描板每個輸出端口分別控制16 ×48 分辨率的靜態(tài)顯示屏模塊，紅、綠、藍三色顯示數(shù)據(jù)采用3 根數(shù)據(jù)線分別輸出，串行移位時鐘頻率為6. 25 MHz ，顯示屏刷新頻率設計要求為120 Hz ，利用以上的結論可得:
Ts = 16×48×16125×106 s = 122188μs然后進行窮舉計算，如表4 所示，可以得到單位時間t 的值為7. 780μs。
表4 對n 進行窮舉計得到單位時間t 的值根據(jù)式(4) ，可計算得到發(fā)光效率η = 1023tf r = 1023 ×71780 ×10- 6 s ×120Hz = 9515 %
3、 FPGA 電路設計
視頻圖像信號頻率高、數(shù)據(jù)量大，要求實時處理，加之全彩大屏幕LED 控制器實現(xiàn)的數(shù)字邏輯相當復雜，采用CPLD/ FPGA 設計控制電路，可以簡化系統(tǒng)結構，便于調(diào)試。本文設計的掃描控制器應用于大屏幕全彩LED 脫機視頻播放系統(tǒng)中。其中涉及到視頻信號的存儲和讀取、視頻數(shù)據(jù)的傳輸和接收、灰度顯示控制電路、LED 點陣顯示驅(qū)動電路等。本文主要對灰度顯示控制電路進行討論，控制對象為以紅、綠、藍三色LED 組成的全彩靜態(tài)顯示屏。實現(xiàn)灰度顯示控制器的FPGA 內(nèi)部電路結構如圖1 所示。
在LED 顯示屏掃描控制電路中，F(xiàn)PGA 是其中最主要的邏輯控制器件，主要實現(xiàn)視頻數(shù)據(jù)接收、非線性灰度校正和掃描信號產(chǎn)生功能。FP2GA 內(nèi)部各個電路模塊相互協(xié)調(diào)運作，將數(shù)據(jù)輸入和顯示輸出連接起來，實現(xiàn)L ED 顯示屏的全彩視頻播放。
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