FPGA“獨孤求敗”？ 架構創(chuàng)新與工藝提升并行

走在工藝領先前列的FPGA有些“獨孤求敗”的感覺：集成度的大幅躍升，功能模塊如DSP、收發(fā)器的更上臺階，通過集成ARM核來拓展未曾染指的嵌入式市場，加快替代ASIC/ASSP之勢不減，似乎已經“笑傲江湖”。但此FPGA終究非彼FPGA，仍存在難以逾越的“關卡”如功耗、器件利用率等。如今，賽靈思宣布在20nm工藝節(jié)點發(fā)布第一個ASIC級可編程架構UltraScale，以前FPGA對ASIC的侵襲之勢不減，這次為何“化干戈為玉帛”走向融合?

ASIC級勢在必行

大量總線布置以及系統(tǒng)功耗管理方面的挑戰(zhàn)與日俱增，要從根本上提高通信、時鐘、關鍵路徑以及互聯性能。

隨著需要極高數據速率的400G OTN、LTE/LTE-A、4K2K和8K視頻處理以及數字陣列雷達等新生代系統(tǒng)的不斷涌現，FPGA中大量總線布置以及系統(tǒng)功耗管理方面的挑戰(zhàn)與日俱增，單靠FPGA的傳統(tǒng)“做法”已然心力不逮。

賽靈思全球高級副總裁湯立人說，解決上述挑戰(zhàn)并非僅是改善單個器件性能或增加模塊數量這么簡單，而是要從根本上提高通信、時鐘、關鍵路徑以及互聯性能，才可滿足高性能應用如海量數據流和智能數據包、DSP和圖像處理等方面的要求，這需要架構和工藝的雙重創(chuàng)新來應對。而借助ASIC源于“他山之石可以攻玉”的想法，賽靈思最新開發(fā)的UltraScale架構實現了在完全可編程架構中應用尖端的ASIC技術，從而讓產品在功耗等性能方面拉近和ASIC產品的距離，而這是此前FPGA產品進入原有ASIC市場的最大障礙。

借助于臺積電的20nm工藝，也讓賽靈思的FPGA架構創(chuàng)新有了“立錐之地”。湯立人提到，最新開發(fā)的UltraScale架構能從20nm平面FET結構擴展至16nm鰭式FET晶體管技術甚至更高的技術，同時還能從單芯片擴展到3D IC?！爱斂蛻舨捎肬ltraScale架構的FPGA，并通過Vivado設計套件進行協(xié)同優(yōu)化后，其產品將比對手提前一年實現1.5倍至2倍的系統(tǒng)級性能和可編程集成，將進一步加快替代ASIC/ASSP。” 湯立人指出。

基于UltraScale架構的產品首先推出的是Artix和Virtex系列，與之配合的Vivado設計套件早期試用版也已推出，同時UltraScale架構也將用于下一代的Zynq系列并將擴展到16nm工藝的產品。

優(yōu)化方案破解瓶頸

在布線、時鐘歪斜、關鍵路徑和功耗方面，采用各種優(yōu)化手段，實現ASIC級的FPGA。

將ASIC融合到FPGA中并不是輕而易舉的事，要創(chuàng)建邏輯、運行驗證、設計分區(qū)等，賽靈思通過各種優(yōu)化手段來“各個擊破”。

在布線方面，湯立人透露，雖然在28nm工藝下FPGA產品可達到數十萬甚至上百萬的邏輯單元，但因為普遍存在的數據擁塞等問題，實際的器件利用率只能達到70%~80%。在最新的UltraScale架構中，賽靈思采用了一種更智能的布線方式，引入類似高速公路設計中的快速通道理念，通過對整體邏輯單元的更合理布局形成一些快速通道，減少了對很多作為中間布線通道的邏輯單元的浪費，從而讓更多的邏輯單元能夠發(fā)揮更重要的系統(tǒng)功能的作用?！敖涍@種布線優(yōu)化后，器件利用率可達到90%，且不降低性能或增加系統(tǒng)時延。”湯立人指出。

而時鐘歪斜問題在系統(tǒng)需要512位到2048位寬度的總線時越發(fā)凸顯。而UltraScale架構采用類似ASIC時鐘功能，幾乎可將時鐘布置到芯片的任何地方，不但消除了放置方面的眾多限制，還能夠在系統(tǒng)設計中實現大量獨立的高性能低歪斜時鐘資源，使系統(tǒng)級時鐘歪斜大幅降低達50%，而這正是新一代應用的關鍵要求之一。