可控與靈活性軟件解FPGA測(cè)試之憂

隨著FPGA接口的速度提高，高速接口的測(cè)試、PCB板級(jí)的測(cè)試、EMI/EMC的測(cè)試等，這些測(cè)試的難度會(huì)越來越突出。

目前FPGA所需的嵌入式邏輯分析工具一般由FPGA廠家自行提供，但無法滿足通用性要求;而外部測(cè)試工具除提供更好的通用性外，也可以把FPGA內(nèi)部信號(hào)與實(shí)際電路聯(lián)合起來觀察系統(tǒng)真實(shí)運(yùn)行的情況。我們希望在這方面可以突破傳統(tǒng)，有所創(chuàng)新，給客戶更大的自由度。

在FPGA的測(cè)試中，高速信號(hào)的信號(hào)完整性和時(shí)鐘抖動(dòng)分析是一項(xiàng)挑戰(zhàn)。目前我們的IO還沒有增加高速serdes接口，但是在我們未來的產(chǎn)品上會(huì)增加serdes和IO接口的特性，使測(cè)試變得更加容易。

為實(shí)現(xiàn)FPGA的自動(dòng)化測(cè)試還需要提高軟件可控性和靈活性，可以使設(shè)計(jì)人員、測(cè)試人員沒有太多的顧慮。目前我們用debugware來實(shí)現(xiàn)芯片內(nèi)部信號(hào)的探測(cè)，相對(duì)其他廠商的工具，debugware會(huì)更加貼近工程師的習(xí)慣，操作更加簡(jiǎn)單。