詳細講解Vivado設(shè)計套件帶來的益處

多維度分析布局器

Feist 解釋說，上一代FPGA 設(shè)計套件采用單維基于時序的布局布線引擎，通過模擬退火算法隨機確定工具應(yīng)在什么地方布置邏輯單元。使用這類工具時，用戶先輸入時序，模擬退火算法根據(jù)時序先從隨機初始布局種子開始，然后在本地移動單元，“盡量”與時序要求吻合。Feist 說：“在當時這種方法是可行的，因為設(shè)計規(guī)模非常小，邏輯單元是造成延遲的主要原因。但今天隨著設(shè)計的日趨復(fù)雜化和芯片工藝的進步，互聯(lián)和設(shè)計擁塞一躍成為延遲的主因。采用模擬退火算法的布局布線引擎對低于100 萬門的FPGA 來說是完全可以勝任的，但對超過這個水平的設(shè)計，引擎便不堪重負。不僅僅有擁塞的原因，隨著設(shè)計的規(guī)模超過100萬門，設(shè)計的結(jié)果也開始變得更加不可預(yù)測。”

著眼于未來，賽靈思為Vivado 設(shè)計套件開發(fā)了新型多維分析布局引擎，其可與當代價值百萬美元的ASIC布局布線工具中所采用的引擎相媲美。該新型引擎通過分析可以找到從根本上能夠最小化設(shè)計三維（時序、擁塞和走線長度）的解決方案。Feist 表示：“Vivado設(shè)計套件的算法從全局進行優(yōu)化，同時實現(xiàn)了最佳時序、擁塞和走線長度，它對整個設(shè)計進行通盤考慮，不像模擬退火算法只著眼于局部調(diào)整。這樣該工具能夠迅速、決定性地完成上千萬門的布局布線，同時保持始終如一的高結(jié)果質(zhì)量（見圖1）。由于它能夠同時處理三大要素，也意味著可以減少重復(fù)運行流程的次數(shù)?！?BR>
圖1：與其它FPGA 工具相比，Vivado 設(shè)計套件能夠以更快的速度、更優(yōu)異的質(zhì)量完成各種規(guī)模的設(shè)計

為展現(xiàn)這種優(yōu)勢，賽靈思在ISE設(shè)計套件和Vivado 設(shè)計套件中用按鍵式流程方式同時運行針對賽靈思Zynq-7000 EPP 仿真平臺開發(fā)的原始RTL，同時將每種工具指向賽靈思世界最大容量的FPGA 器件——采用堆疊硅片互聯(lián)技術(shù)的Virtex-7 2000T FPGA。這樣Vivado 設(shè)計套件的布局布線引擎僅耗時5 個小時就完成了120 萬邏輯單元的布局，而ISE 設(shè)計套件則耗時長達13 個小時（圖2）。而且采用 Vivado 設(shè)計套件實現(xiàn)的設(shè)計擁塞明顯降低（設(shè)計中顯示為灰色和黃色的部分），器件占用面積較小，這說明總體走線長度縮短。Vivado 設(shè)計套件實現(xiàn)方案還體現(xiàn)出更出色的內(nèi)存編譯效率，僅用9GB就實現(xiàn)設(shè)計要求的內(nèi)存，而ISE 設(shè)計套件則用了16GB。

Feist 表示：“從本質(zhì)上來說，你看到的就是Vivado 設(shè)計套件在滿足所有約束條件下，實現(xiàn)整個設(shè)計只需占用3/4 的器件資源。這意味著用戶可以為自己的設(shè)計添加更多的邏輯功能和片上存儲器，甚至可以采用更小型的器件。”

圖2：Vivado 設(shè)計套件的多維分析算法可創(chuàng)建專門針對最佳時序、擁塞和走線長度（而不僅僅只是針對最佳時序）優(yōu)化的布局。

功耗優(yōu)化和分析

當今時代，功耗是FPGA設(shè)計中最關(guān)鍵的環(huán)節(jié)之一。因此，Vivado設(shè)計套件的重點就是專注于利用先進的功耗優(yōu)化技術(shù)，為用戶的設(shè)計提供更大的功耗降低優(yōu)勢?！拔覀冊诩夹g(shù)上采用了目前在ASIC工具套件中可以見到的先進的時鐘門控制技術(shù)，通過該技術(shù)可以擁有設(shè)計邏輯分析的功能，同時消除不必要的翻轉(zhuǎn)”Feist表示“具體來說，新的技術(shù)側(cè)重于翻轉(zhuǎn)因子‘a(chǎn)lpha’，它能夠降低30%的動態(tài)功耗”Feist說，賽靈思去年在ISE設(shè)計套件中開始應(yīng)用該技術(shù)，并一直沿用至今。Vivado將繼續(xù)加強這一技術(shù)的應(yīng)用。

此外，有了這一新的可擴展的數(shù)據(jù)共享模型，用戶可以在設(shè)計流程的每一個階段得到功耗的估值，從而可以在問題發(fā)展的前期就能預(yù)先進行分析，從而能夠在設(shè)計流程中，先行解決問題。