IIR數(shù)字濾波器設(shè)計(jì)-在FPGA上實(shí)現(xiàn)任意階IIR數(shù)字濾波器

IIR數(shù)字濾波器的設(shè)計(jì)
利用MATLAB信號(hào)處理工具箱中的濾波器設(shè)計(jì)和分析工具(EDATool)可以很方便地設(shè)計(jì)出符合應(yīng)用要求的未經(jīng)量化的IIR濾波器。需要將MATLAB設(shè)計(jì)出的IIR濾波器進(jìn)一步分解和量化，從而獲得可用FPGA實(shí)現(xiàn)的濾波器系數(shù)。
由于采用了級(jí)聯(lián)結(jié)構(gòu)，因此如何將濾波器的每一個(gè)極點(diǎn)和零點(diǎn)相組合，從而使得數(shù)字濾波器輸出所含的噪聲最小是個(gè)十分關(guān)鍵的問題。為了產(chǎn)生最優(yōu)的量化后的IIR數(shù)字濾波器，采用如下步驟進(jìn)行設(shè)計(jì)：

1. 首先計(jì)算整體傳遞函數(shù)的零極點(diǎn)；
2. 選取具有最大幅度的極點(diǎn)以及距離它最近的零點(diǎn)，使用它們組成一個(gè)二階基本節(jié)的傳遞函數(shù)；
3. 對(duì)于剩下的極點(diǎn)和零點(diǎn)采用與(2)相類似的步驟，直至形成所有的二階基本節(jié)。

通過上面三步法進(jìn)行的設(shè)計(jì)可以保證IIR數(shù)字濾波器中N位乘法器產(chǎn)生的量化舍入誤差最小。 為了設(shè)計(jì)出可用FPGA實(shí)現(xiàn)的數(shù)字濾波器，需要對(duì)上一步分解獲得的二階基本節(jié)的濾波器系數(shù)進(jìn)行量化，即用一個(gè)固定的字長(zhǎng)加以表示。量化過程中由于存在不同程度的量化誤差，由此會(huì)導(dǎo)致濾波器的頻率響應(yīng)出現(xiàn)偏差，嚴(yán)重時(shí)會(huì)使IIR濾波器的極點(diǎn)移到單位圓之外，系統(tǒng)因而失去穩(wěn)定性。為了獲得最優(yōu)的濾波器系數(shù)，采用以下步驟進(jìn)行量化：

1. 計(jì)算每個(gè)系數(shù)的絕對(duì)值；
2. 查找出每個(gè)系數(shù)絕對(duì)值中的最大值；
3. 計(jì)算比此絕對(duì)值大的最小整數(shù)；
4. 對(duì)(3)的結(jié)果取反獲得負(fù)整數(shù)；
5. 計(jì)算需要表示此整數(shù)的最小位數(shù)；
6. 計(jì)算用于表示系數(shù)值分?jǐn)?shù)部分的余下位數(shù)。

除了系數(shù)存在量化誤差，數(shù)字濾波器運(yùn)算過程中有限字長(zhǎng)效應(yīng)也會(huì)造成誤差，因此對(duì)濾波器中乘法器、加法器及寄存器的數(shù)據(jù)寬度要也進(jìn)行合理的設(shè)計(jì)，以防止產(chǎn)生極限環(huán)現(xiàn)象和溢出振蕩。

IIR數(shù)字濾波器的VHDL描述
由上一節(jié)設(shè)計(jì)出來的IIR數(shù)字濾波器可以進(jìn)一步用VHDL語言加以描述，通過編譯、功能仿真、綜合和時(shí)序仿真之后就可以在FPGA上實(shí)現(xiàn)了。由于采用了級(jí)聯(lián)結(jié)構(gòu)，每一個(gè)二階基本節(jié)的VHDL描述都是類似的，只是濾波器的系數(shù)有所不同，下面著重討論二階基本節(jié)的VHDL描述。
采用VHDL描述的二階基本節(jié)的頂層結(jié)構(gòu)如圖3所示。數(shù)據(jù)在執(zhí)行單元內(nèi)進(jìn)行處理。執(zhí)行單元內(nèi)部包含算術(shù)和邏輯單元以及一些寄存器；算術(shù)和邏輯單元主要由串行乘法器和累加器組成；存儲(chǔ)器包括工作RAM和系數(shù)ROM兩部分，分別用于存放計(jì)算的中間結(jié)果和濾波器的系數(shù)；存儲(chǔ)器和執(zhí)行單元通過內(nèi)部總線相連接；控制模塊包括程序ROM和程序控制單元，程序ROM中存放有濾波算法的程序，程序控制單元用于解釋指令并為數(shù)據(jù)處理模塊產(chǎn)生控制信號(hào)。

此結(jié)構(gòu)既可以接收串行輸入的數(shù)據(jù)，也可以接收并行輸入的數(shù)據(jù)，通過SEL進(jìn)行設(shè)置。外部CPU可以通過READ信號(hào)來訪問濾波器的計(jì)算結(jié)果，另外，外部CPU也可以通過地址總線A[3:0]對(duì)內(nèi)部的存儲(chǔ)器進(jìn)行訪問，用WRITE信號(hào)對(duì)濾波器系數(shù)進(jìn)行寫操作，這樣外部CPU就可以根據(jù)自己的需要對(duì)濾波器進(jìn)行配置，靈活地實(shí)現(xiàn)各種功能。 各信號(hào)的含義如下：

• CLK：系統(tǒng)時(shí)鐘；
• RES：異步全局復(fù)位信號(hào)，低有效；
• SDATA：串行輸入數(shù)據(jù)；
• PDATA：并行輸入數(shù)據(jù)；
• SEL：設(shè)置輸入數(shù)據(jù)為并行還是串行；
• READ：讀信號(hào)，低有效；
• WRITE：寫信號(hào)，低有效；
• SRES：同步復(fù)位信號(hào)，高有效；
• CLKI：外部CPU時(shí)鐘；
• A[3:0]：外部CPU訪問內(nèi)部寄存器的地址總線；
• OUT：輸出數(shù)據(jù)。

內(nèi)部算術(shù)與邏輯單元是整個(gè)濾波器的核心，它的結(jié)構(gòu)如圖4所示。

計(jì)算過程是，X、Y為輸入數(shù)據(jù)，通過選擇器進(jìn)入乘法器，算術(shù)與邏輯單元從系數(shù)ROM中讀取濾波器的系數(shù)用以輸入數(shù)據(jù)相乘，相乘的結(jié)果與前一步的結(jié)果相加進(jìn)入累加器，累加器讀取上一步計(jì)算的中間結(jié)果A并計(jì)算，最后將此步計(jì)算的結(jié)果M存入到RAM中去。

結(jié)語
本文介紹了一種采用級(jí)聯(lián)結(jié)構(gòu)在FPGA上實(shí)現(xiàn)IIR數(shù)字濾波器的方法。在實(shí)際使用中，可以根據(jù)不同精度要求，方便地對(duì)該IIR濾波器進(jìn)行修改以滿足不同的指標(biāo)要求，靈活地組成任意階不同類型的濾波器。同時(shí)，在系統(tǒng)運(yùn)行中，外部CPU可以靈活修改濾波器系數(shù)，改變?yōu)V波器的頻率響應(yīng)，滿足特定的應(yīng)用要求。