基于FPGA的PCM3032路系統(tǒng)信號同步數(shù)字復接設計
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3 基于FPGA的同步數(shù)字復接系統(tǒng)設計與實現(xiàn)
根據(jù)系統(tǒng)實現(xiàn)功能要求的特征，本文以Verilog HDL硬件描述語言為基礎對電路進行功能描述，建立FPGA模型，利用綜合仿真設計工具QuartusⅡ8．0對復用端和分解端分別進行系統(tǒng)功能仿真、綜合布局布線，并結(jié)合仿真波形結(jié)果，分析說明系統(tǒng)功能實現(xiàn)的正確性。
3．1 復用端電路設計原理
復用端主要由定時時鐘輸入、時鐘分頻和復接模塊組成，電路原理框圖如圖3所示。定義一路8 MHz的定時時鐘輸入信號CLK8和4路2 048 Kb／s的PCM基群信號a，b，c，d為支路輸入。定時時鐘通過分頻產(chǎn)生一路2 MHz的模塊內(nèi)部時鐘信號，并由模塊內(nèi)部邏輯產(chǎn)生一路LD控制信號。復接器主要完成功能為在2 MB時鐘控制下，接受支路輸入的基群碼元信號，每接收到8個碼元信號后將其分別鎖存在4個支路鎖存器re-ga，regb，regc和regd中，然后在LD控制下將其搬移到32位并入串出移位寄存器，同時在8 MHz時鐘信號控制下串行輸入經(jīng)過復用的8 196 Kb高速信號e，其中LD信號的周期被設計為PCM信號的一個時隙間隔，系統(tǒng)利用時鐘的同步性可實現(xiàn)4路低速支路輸入和一路高速串行輸出，電路原理結(jié)構(gòu)圖如圖3所示。
3．2 復用端功能仿真結(jié)果分析
利用QuartusⅡ進行綜合仿真后，加載波形進行功能仿真分析。由于一幀信號碼元信息太多，為了便于分析，對仿真結(jié)果截取了一個LD周期，也即一個時隙的碼元信號復用情況。CLK2時鐘上升沿采集支路某一時隙碼元信號并存入鎖存器，為方便表示，利用十六進制數(shù)據(jù)表示信號某時刻狀態(tài)值，如圖4所示。
LD上升沿到來時刻，支路寄存器采集到的一個時隙碼元信號情況值為：rega=10010010B(92H)；regb=11010101B(D5H)；regc=11000110B(C6H)；regd=11010100B(D4H)。經(jīng)過時分同步復用后的高速輸出信號為：e=10010010110101011100011011010100B(92D5C6D4H)，信道傳輸速率提高了4倍。碼元信號復用過程及仿真波形示意如圖4所示。
3．3 分解端電路設計原理
在分解端，8 MHz高速串行信號e首先經(jīng)過同步時鐘提取模塊，根據(jù)串行數(shù)據(jù)的內(nèi)部特點，利用數(shù)字鎖相環(huán)等技術提取出和發(fā)送端同頻、同相的時鐘信號CLK8，然后經(jīng)過幀同步檢測模塊，建立狀態(tài)機對串行數(shù)據(jù)中的TS0時隙的幀同步碼元進行檢測；這樣保證了接收端能夠準確無誤的恢復發(fā)送端的數(shù)據(jù)。對于高速數(shù)據(jù)分解為4路支路信號的電路原理剛好和復用端相反，如圖5所示。
3．4 分解端功能仿真結(jié)果分析
與復接端相反，利用CLKS高頻時鐘讀取串行e的碼元信號到鎖存器rege中，LD信號為內(nèi)部邏輯產(chǎn)生的控制信號，負責碼元分解搬移。由于一幀信號容量過大，故截取了某幀內(nèi)的一個時隙以便于觀察分解還原功能的實現(xiàn)，在32個CLK8時鐘周期內(nèi)從串行輸入數(shù)據(jù)e采集到的碼
元信號鎖存在rege移位寄存器中，如圖6所示，rege=11100111001110011100111001110011B(E739CE73H)，從波形圖上可見分解后的支路鎖存實時狀態(tài)值為：rega=111001 11B(E7H)；regb=OO11l001B(39H)；regc=11001110B(CEH)；regd=01110011B(73H)，而恢復出4個支路的時隙碼元信號為：a：11100111；b：00111001；c：11001110；d：01110011。分解過程及其信號分解還原波形如圖6所示。
4 結(jié)語
本文主要依據(jù)PCM30／32基群信號的特點，結(jié)合FPGA建模仿真，利用QuartusⅡ8．0仿真綜合軟件，實現(xiàn)4路低速信號的同步時分復用，提高信號傳輸效率；并在分解端將其分解還原為4路原始信號。功能仿真結(jié)果正確，在允許的信號延時下實現(xiàn)了系統(tǒng)主要功能。系統(tǒng)基于FPGA的設計，便于功能修改和擴展，只需實時修改內(nèi)部參數(shù)即可。
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