讓Verilog仿真狀態(tài)機(jī)時(shí)可以顯示狀態(tài)名
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我們平時(shí)使用Verilog進(jìn)行狀態(tài)機(jī)編碼時(shí)，通常使用parameter對(duì)狀態(tài)名進(jìn)行定義，這樣寫Case語(yǔ)句的時(shí)候就不會(huì)對(duì)這一串10摸不著頭腦?？墒峭ǔ＿@樣做的話，在Modelsim里看到的還是一串10，使排錯(cuò)非常困難，特別是在用OneHot編碼的時(shí)候，就看到一串0中間的一個(gè)1 #_# 簡(jiǎn)直要瘋掉。
Question:
我們可不可以像VHDL一樣，在仿真的時(shí)候看到狀態(tài)名字，而不僅僅是狀態(tài)編碼呢？
答案當(dāng)然是可以的拉，事在人為嘛！
Solution1:
另外定義一個(gè)reg: state_name，長(zhǎng)度根據(jù)狀態(tài)名稱長(zhǎng)度而改變（狀態(tài)名稱字符數(shù)x8）；
在每個(gè)狀態(tài)執(zhí)行的語(yǔ)句中加入state_name = 'IDLE'; 類似的一句語(yǔ)句；
仿真時(shí)添加state_name進(jìn)行觀察，使用ASCII Radix。
Solution2:
使用如下語(yǔ)句：
代碼:
`ifdef SIMULATION
parameter S_idle = 'idle';
parameter S_decode = 'decode';
parameter S_start = 'start ';
parameter S_wait = 'wait';
parameter state_wid_msb = 47;
`else
parameter S_idle = 4'b0001;
parameter S_decode = 4'b0010;
parameter S_start = 4'b0100;
parameter S_wait = 4'b1000;
parameter state_wid_msb = 3;
`endif
reg [state_wid_msb:0] state;
只要在仿真的時(shí)候`define SIMULATION就可以了。一樣用ASCII Radix查看。
評(píng)論