基于FPGA的數(shù)據(jù)中繼器設(shè)計(jì)

　　4 測(cè)試與分析

　　高速數(shù)據(jù)中繼器設(shè)計(jì)制板完成后，還要將其置于整個(gè)路由器環(huán)境中進(jìn)行性能測(cè)試，其測(cè)試結(jié)構(gòu)如圖三所示，最下面四個(gè)模塊組成了高速數(shù)據(jù)中繼器。

　　圖 三：測(cè)試結(jié)構(gòu)圖

　　從圖中可以看出，測(cè)試時(shí)需要兩個(gè)10GbE接口，一個(gè)用于接收測(cè)試儀的數(shù)據(jù)報(bào)文，另外一個(gè)則是對(duì)經(jīng)過轉(zhuǎn)發(fā)處理和端口交換后的數(shù)據(jù)報(bào)進(jìn)行處理后返回給測(cè)試儀進(jìn)行分析。下面給出衡量系統(tǒng)性能的關(guān)鍵參數(shù)的測(cè)試情況。

　　測(cè)試中選用的數(shù)據(jù)包長(zhǎng)是46、60、64、65、128、256、512、1024、1280、1508，測(cè)試時(shí)間是1分鐘，測(cè)試結(jié)果如下：

　　圖 四：系統(tǒng)時(shí)延測(cè)試曲線圖

　　由于我們的中繼器設(shè)計(jì)時(shí)的性能指標(biāo)是可以達(dá)到10Gbps速率下40字節(jié)IP包的處理能力，在測(cè)試儀的吞吐量下不應(yīng)該丟包，實(shí)際測(cè)試結(jié)構(gòu)在上述10種包長(zhǎng)的情況下，IPv4和IPv6的單播、組播包的丟包率均為0。系統(tǒng)時(shí)延測(cè)試結(jié)果如圖四所示。從測(cè)試結(jié)果可以看出，高速數(shù)據(jù)中繼器應(yīng)用在高速路由器中后完全滿足高速路由器對(duì)數(shù)據(jù)中繼要求的各項(xiàng)性能指標(biāo)。

　　5 創(chuàng)新點(diǎn)總結(jié)

　　本文的創(chuàng)新點(diǎn)是提出了一種基于FPGA的高速數(shù)據(jù)中繼器設(shè)計(jì)方案，并綜合分析了ASIC和NP等方法設(shè)計(jì)的高速網(wǎng)絡(luò)中繼器設(shè)計(jì)方法，在設(shè)計(jì)的功能和靈活性兩方面做了很好的權(quán)衡。從測(cè)試結(jié)果可以看出，本文設(shè)計(jì)很好地滿足了網(wǎng)絡(luò)處理的基本功能以及高速數(shù)據(jù)中繼的性能指標(biāo)要求。