基于FPGA和頻率合成器的GPS信號(hào)源的設(shè)計(jì)

　　2 頻率合成器ADF4360-4

　　2.1 工作原理及其性能

　　頻率合成器主要功能是為系統(tǒng)上下變頻提供本振信號(hào)，多應(yīng)用于發(fā)射機(jī)和接收機(jī)系統(tǒng)設(shè)計(jì)中，通常由數(shù)字鑒相器(PD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)和可編程計(jì)數(shù)器(R計(jì)數(shù)器和N計(jì)數(shù)器)等組成，數(shù)字鑒相器(PD)對(duì)R計(jì)算器與N計(jì)數(shù)器的輸出信號(hào)進(jìn)行相位比較，得到一個(gè)誤差電壓，經(jīng)環(huán)路濾波器(LF)后控制壓控振蕩器(VCO)產(chǎn)生所需頻率。

　　頻率合成器ADF4360-4是ADI公司生產(chǎn)的高性能鎖相頻率合成芯片，是一款雙模前置分頻型單環(huán)頻率合成器，在不改變頻率分辨率時(shí)，能有效提高頻率合成器的輸出頻率;其主要性能有，輸出頻率范圍為1450～1750 MHz，可選擇二分頻，選擇二分頻時(shí)輸出信號(hào)頻率為725～875 MHz;工作電壓為3～3.6V;輸出信號(hào)的功率可控制范圍為-13～-4 dBm;可編程雙模前置分頻器的分頻比為8/9，16/17，32/33;能夠進(jìn)行模擬和數(shù)字鎖定檢測(cè);芯片內(nèi)部集成了VCO等。ADF4360-4的工作原理如圖3所示，P/(P+1)為高速雙模前置分頻器，其分頻模數(shù)為P+1和P，A為5位脈沖吞咽可編程計(jì)數(shù)器，B為13位主可編程計(jì)數(shù)器，R為14位可編程參考分頻器，MC為?？刂七壿嬰娐?。該器件通過(guò)可編程5位A計(jì)數(shù)器、13位B計(jì)數(shù)器及雙模前置分頻器(P/P+1)來(lái)共同確定主分頻比N(N=BP+A)，14位可編程參考R分頻器對(duì)外部晶振分頻后得到參考頻率fr=f0/R，因此，設(shè)計(jì)時(shí)只需外加環(huán)路濾波器，并選擇合適的參考值，可獲得穩(wěn)定的頻率輸出，其輸出頻率為f0=fi/R(A+BP)，式中，fi為輸入頻率，由外部晶振提供。

　　2.2 應(yīng)用電路設(shè)計(jì)

　　在模擬電路射頻模塊中，頻率合成器ADF4360-4為混頻器提供本振信號(hào)，其應(yīng)用電路如圖4所示，頻率合成器的模擬輸入是外部溫補(bǔ)晶振，晶振通過(guò)一個(gè)濾波器將標(biāo)準(zhǔn)時(shí)鐘送到ADF4360-4的16腳REFin;頻率合成器的輸出管腳是4腳：RFoutA和5腳RFoutB，這兩路輸出差分高頻信號(hào)，通過(guò)匹配網(wǎng)絡(luò)和諧振濾波網(wǎng)絡(luò)送入混頻器的差分輸入端;第17～19管腳分別是頻率合成器初始化時(shí)控制數(shù)據(jù)的CLK腳、DATA腳、LE腳，與測(cè)試輸出用的20腳MUXOUT一并接到一個(gè)5針插頭，以便與FPGA芯片連接，作為其輸入輸出控制接口;12腳Cc為補(bǔ)償管腳，連一個(gè)電容接地;13腳Rset用來(lái)設(shè)置電荷泵輸出最大電流的大小，電流大小由公式ICPmax=11.75/Rest決定，本電路中Rest=4.7 kΩ;14腳CN連一個(gè)電容接Vvco去耦;6腳VCO電源、21腳數(shù)字電源和2腳模擬電源分開(kāi)放置，分別加去耦電容;其他的模擬地和數(shù)字地直接接地。

　　2.3 初始化設(shè)計(jì)

　　頻率合成器ADF4360-4通過(guò)高速雙模前置分頻器P，5位脈沖吞咽可編程計(jì)數(shù)器A，13位主可編程計(jì)數(shù)器B和14位可編程參考R分頻器共同決定主分頻比，其輸出頻率為

　　。模擬電路中使用輸入晶振為fi=11.289 6 MHz，數(shù)字電路部分輸出GPS信號(hào)頻率為12.5 MHz，經(jīng)過(guò)推算可以設(shè)置頻率合成器參數(shù)A=5，B=34，P=8，因此頻率合成器輸出本振信號(hào)頻率為.f0=1 563.609 8 MHz。

　　頻率合成器ADF4360-4內(nèi)部有3個(gè)24位寄存器，R寄存器、C寄存器和N寄存器，由于寄存器是用來(lái)暫存指令和數(shù)據(jù)的，每次掉電后原來(lái)寫(xiě)入寄存器的數(shù)據(jù)也就丟失了，因此每次上電時(shí)，必須重新給寄存器寫(xiě)入數(shù)據(jù)才能獲得所需的本振輸出。通電時(shí)寄存器數(shù)據(jù)寫(xiě)入順序是R寄存器、C寄存器和N寄存器，寄存器數(shù)據(jù)輸入程序用VHDL語(yǔ)言編寫(xiě)，采用FPGA芯片來(lái)控制，其中3個(gè)24位寄存器的初始化設(shè)置值如表1所示。其中每個(gè)寄存器最末兩位DBl和DB0用來(lái)決定目標(biāo)寄存器，比如“01”代表R寄存器，“10”代表N寄存器，“00"代表C寄存器;R寄存器的DBl5～DB2用來(lái)設(shè)置14位可編程參考分頻器R，N寄存器的DB20～DB8用來(lái)設(shè)置13位主可編程計(jì)數(shù)器B，DB6～DB2用來(lái)設(shè)置5位脈沖吞咽可編程計(jì)數(shù)器A，C寄存器的DB23和DB22用來(lái)決定高速雙模前置分頻器P，比如“OO”表示P=8，C寄存器的DBl3和DBl2用來(lái)設(shè)置輸出功率大小，例如“10”表示頻率合成器輸出功率大小是-7 dBm，可以根據(jù)實(shí)際需要調(diào)整輸出功率的大小。

　　ADF4360-4的3個(gè)寄存器數(shù)據(jù)寫(xiě)入是通過(guò)ADI公司的FPGA芯片PlC6Q240C8的3個(gè)雙向I/O口來(lái)實(shí)現(xiàn)的，連接原理如圖4所示，F(xiàn)PGA芯片的3個(gè)雙向I/O口，分別連接ADF4360-4的LE腳、DATA腳、CLK腳，其中CLK為串行時(shí)鐘輸入，DATA為串行數(shù)據(jù)輸入，LE為加載使能。ADF4360-4初始化時(shí)序如圖5所示。首先由DATA腳在每個(gè)CLK的上升沿從MSB(最高有效位)開(kāi)始依次寫(xiě)入24位移位寄存器中的數(shù)據(jù)，并根據(jù)LE腳的上升沿信號(hào)一次性將輸入的24 b數(shù)據(jù)加載到目標(biāo)寄存器，然后再進(jìn)行下一個(gè)目標(biāo)寄存器的初始化，其中C寄存器和N寄存器的賦值間隔應(yīng)該大于5 ms。