約束設(shè)置與邏輯綜合在SoC設(shè)計(jì)中的應(yīng)用

　　摘 要： 介紹了約束設(shè)置與邏輯綜合在SoC設(shè)計(jì)中的應(yīng)用，并以一款SoC芯片ZSU32的設(shè)計(jì)為例，詳細(xì)討論了系統(tǒng)芯片的約束設(shè)置與邏輯綜合策略。

　　系統(tǒng)芯片SoC是目前超大規(guī)模集成電路設(shè)計(jì)的發(fā)展趨勢，其集成度高、功能復(fù)雜、時(shí)序要求嚴(yán)格。邏輯綜合是SoC設(shè)計(jì)不可缺少的一環(huán)，它是將抽象的以硬件描述語言所構(gòu)造的模型轉(zhuǎn)化為具體的門級電路網(wǎng)表的過程。邏輯綜合的質(zhì)量直接影響芯片所能達(dá)到的性能，因而在綜合過程中必須根據(jù)設(shè)計(jì)要求在時(shí)序、面積和功耗方面設(shè)置正確的約束。

　　本文針對中山大學(xué)ASIC設(shè)計(jì)中心自主開發(fā)的一款系統(tǒng)芯片ZSU32，以Synopsys公司的Design Compiler為綜合工具，探索了對SoC芯片進(jìn)行綜合的設(shè)計(jì)流程和方法，特別對綜合過程的時(shí)序約束進(jìn)行了詳細(xì)討論，提出了有效的綜合約束設(shè)置方案。

　　1 時(shí)序約束原理

　　同步電路是大多數(shù)集成電路系統(tǒng)的主流選擇。同步電路具有工作特性簡單、步調(diào)明確、抗干擾能力強(qiáng)等特點(diǎn)。但是，因?yàn)樗械臅r(shí)序元件受控于一個(gè)特定的時(shí)鐘，所以數(shù)據(jù)的傳播必須滿足一定的約束以便能夠保持與時(shí)鐘信號步調(diào)一致。

　　圖1是一個(gè)典型的局部路徑，它需要滿足兩方面的條件：防止數(shù)據(jù)太遲到達(dá)目的寄存器導(dǎo)致數(shù)據(jù)不能正確保存；防止新的數(shù)據(jù)過早到達(dá)導(dǎo)致覆蓋了前一數(shù)據(jù)。

　　設(shè)置建立時(shí)間(setup time)約束可以滿足第一個(gè)條件：