一種基于CPLD的聲發(fā)射信號傳輸系統(tǒng)設計

　　3 cpld邏輯控制

　　本系統(tǒng)中由于要對高速信號進行處理，因此，對控制信號的時序要求比較嚴格。在控制芯片的選擇上要盡量選用時延小、速度快的芯片。本設計采用美國altera公司的max7000s系列可編程邏輯器件epm7128slc84-15，并采用max+plusⅱ來完成系統(tǒng)的輸入、編譯、驗證及編程，進而完成向量測試及仿真．最后的數(shù)據(jù)可通過下載線傳輸?shù)叫酒衼硗瓿尚酒呐渲谩?P>　　3.1 cpld邏輯控制電路

　　cpld為采樣控制器的核心，數(shù)據(jù)傳輸所要求的嚴格時序控制關系就由cpld負責處理。它在本系統(tǒng)中主要負責產生與pci9054的握手信號、數(shù)據(jù)存儲器的片選信號和讀寫控制信號。cpld的外圍信號接口如圖3所示。

　　cpld可根據(jù)fifo存儲器的時序控制要求產生控制信號，并在第一個時鐘周期中將數(shù)據(jù)分別存入fifo和數(shù)據(jù)鎖存器74ls373中，而在第二個時鐘周期將鎖存器中的數(shù)據(jù)再存入fifo，從而完成并行數(shù)據(jù)向串行數(shù)據(jù)的轉換。同時根據(jù)存儲器的相關信號向pci9054控制器發(fā)出中斷請求，并在pci9054讀取數(shù)據(jù)時產生相應的控制邏輯。

　　3.2 cpld控制邏輯

　　當并行數(shù)據(jù)進入板卡后，cpld首先將一部分數(shù)據(jù)存入鎖存器，而將另一部分數(shù)據(jù)直接存入fifo。但此時必須將寫時鐘信號wclk進行二分頻，以便在一個ad轉換周期內完成兩次fifo寫操作。當fifo數(shù)據(jù)到達半滿時，cpld便向pci9054發(fā)出中斷申請，并由pci9054將該申請傳入計算機。若系統(tǒng)響應該中請，則在中斷響應程序內發(fā)出讀命令，以讀取字節(jié)數(shù)和地址信號等。

　　pci9054通過lhold申請local總線控制權，而cpld則通過lholda響應，以使pci9054能得到局部總線的控制權。pci9054首先將pci地址窄間映射到本地地址空間，接著啟動本地總線的散聚dma周期。cpld收到讀信號(lw／r)、地址選通信號(ads)和地址(la16、la17)后便開始傳送數(shù)據(jù)。當la16位為0，la17位為1時，系統(tǒng)將使能后三片fifo的讀使能端(ren2)，以使后三片fifo數(shù)據(jù)線上的q0～q31有效而同時也使pci9054的準備好信號(ready)有效，開始數(shù)據(jù)傳送。在最后一個數(shù)據(jù)傳送之前，blast信號有效，之后，cpld將在一個時鐘周期后使fifo的讀使能(ren1或ren2)無效，從而完成一次數(shù)據(jù)傳送過程。