基于計數(shù)器的隨機單輸入跳變測試序列生成

　　隨著超大規(guī)模集成電路和系統(tǒng)級芯片(SoC)的發(fā)展，集成電路的測試面臨越來越多的困難，尤其在測試模式下的功耗大大高于工作模式時的問題已經(jīng)引起了研究人員的重視。隨著IC工作頻率、集成度、復雜度的不斷提高，IC的功耗也快速增長。以Intel處理器為例，其最大功耗大約每4年增加1倍。而隨著制造工藝特征尺寸的降低，CMOS管的靜態(tài)功耗急劇增加，并且呈指數(shù)增長趨勢。由此帶來了一系列的現(xiàn)實問題，因為過大的功耗會引起IC運行溫度上升，導致半導體電路的運行參數(shù)漂移，影響IC的正常工作，降低了芯片的成品率和可靠性，甚至使電路失效[1]。因此低功耗測試對當今VLSI系統(tǒng)設計變得越來越重要，在芯片測試的過程中考慮低功耗測試問題已成為一種趨勢。特別是在當前深亞微米工藝下，線寬越來越小，所以對線上的電子密度要求越來越嚴格。隨著溫度的升高，電遷徒速度越來越快，導致連線的失效率上升，從而降低了整個電路的可靠性。高功耗造成的溫度升高還會降低載流子的遷徒率，使得晶體管的翻轉(zhuǎn)時間增加，因而降低了系統(tǒng)的性能。

　　1 CMOS電路能量和功耗數(shù)學估算模型

　　CMOS VISL中的功耗主要分為靜態(tài)功耗和動態(tài)功耗兩大類[2]。靜態(tài)功耗主要由漏電流產(chǎn)生，由于CMOS電路結(jié)構(gòu)上的互補對稱性，同一時刻只有一個管子導通，漏電流很小，因此靜態(tài)功耗不是系統(tǒng)功耗的主要部分。動態(tài)功耗來自于器件發(fā)生“0/1”或“1/0”跳變時的短路電流和對負載電容充放電時所引起的功耗，動態(tài)功耗是電路功耗的主要來源[3]。

　　在CMOS電路中，一個CMOS邏輯門的平均動態(tài)功耗Pd可表示為[4]：

　　根據(jù)式(1)可知，CMOS VISL中的動態(tài)功耗主要取決于3個參數(shù)：電源電壓VDD、時鐘頻率f和電路中反映節(jié)點開關翻轉(zhuǎn)活動率的幾率因子?琢。通過降低電源電壓VDD和時鐘頻率f來降低電路的功耗是以降低電路的性能為代價的，因而通常采用降低測試時電路開關翻轉(zhuǎn)活動率?琢來降低功耗，這種方法不會使電路的性能下降，是目前降低功耗的主流技術(shù)。

　　2 RSIC測試序列生成