基于計數(shù)器的隨機單輸入跳變測試序列生成

　　由表1可知：

　　(1)隨著時鐘頻率的提高，譯碼器的平均動態(tài)功耗不斷地增加，這與理論分析公式(1)相符。

　　(2)與MSIC測試序列相比，RSIC測試序列在不同的時鐘頻率下均可降低測試時的動態(tài)功耗。

　　由于BIST的廣泛使用，對其進行低功耗設計的研究非常活躍，已經(jīng)成為一個很重要的研究方向，但是通過降低電源電壓VDD和時鐘頻率f來降低測試期間的功耗是不可取的，因為這樣會影響電路的性能及測試的效率。而減少電路的開關翻轉(zhuǎn)活動率的幾率因子?琢不會影響測試的正常進行。本文的研究表明單輸入跳變測試序列相對于多輸入跳變具有更高的相關性，在測試的過程中可以有效地減少被測電路內(nèi)部節(jié)點的開關翻轉(zhuǎn)活動率?琢，達到降低測試功耗的目的。

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